組合壓縮在存儲測試系統中的應用

3.2 算法的FPGA實(shí)現
系統的設計核心是壓縮算法實(shí)現。由于游程壓縮實(shí)現簡(jiǎn)單，下面重點(diǎn)討論LZW算法的實(shí)現。用FPGA實(shí)現LZW算法要解決以下幾個(gè)問(wèn)題[6]:
(1)壓縮過(guò)程中字典的緩存。因為所有數據處理和傳輸工作都是由FPGA 完成,字典的緩存必須使用FPGA內部有限RAM 資源。(2)字典的建立與更新。字典的建立使用FPGA 片內資源來(lái)完成, 大容量字典雖然會(huì )提高壓縮比，但必須考慮到FPGA內部的資源量。因此選用9 bit的定長(cháng)編碼方式對數據進(jìn)行處理。(3)壓縮后輸出數據流的傳輸和存儲。由于壓縮后是9 bit的數據流，不利于數據的存儲。因此需將9 bit的數據流轉換成8 bit的數據流進(jìn)行傳輸和存儲。FPGA設計過(guò)程中模塊劃分非常重要,好的模塊劃分能夠大大減少邏輯所消耗的面積和優(yōu)化功能的時(shí)序關(guān)鍵路徑。LZW算法實(shí)現劃分了8個(gè)模塊，各個(gè)模塊相互之間的連接如圖3所示。整個(gè)壓縮過(guò)程都是在狀態(tài)機控制模塊(U5)下進(jìn)行的。

3.3 結果與分析
本文對所實(shí)現壓縮算法進(jìn)行了綜合與仿真驗證,使用開(kāi)發(fā)工具為Altera公司的QuartusII 7.2,使用Modelsim SE 6.1f仿真工具,用圖4所示的字符串作為輸入碼流進(jìn)行測試。圖中datain表示輸入數據,dataout表示壓縮輸出碼流，以16進(jìn)制表示，用于驗證壓縮的正確性。仿真結果與通過(guò)計算機軟件壓縮的結果完全一致。如圖4所示，本設計完全可行。
經(jīng)過(guò)綜合, 算法的實(shí)現使用了20個(gè)引腳，占用了13%的邏輯單元,使用了33%的內部RAM存儲容量，綜合所得最高時(shí)鐘工作頻率為80 MHz，實(shí)時(shí)壓縮速度達到8 MB。表2是一組實(shí)測數據的壓縮效果。
本文介紹的在以FPGA為核心的存儲測試系統, 實(shí)現了數據的無(wú)損組合壓縮。通過(guò)相關(guān)仿真和綜合驗證, 壓縮效果顯著(zhù)，大大減少了對存儲空間的要求，實(shí)現了壓縮性能與壓縮速度的統一。算法主體結構用VHDL語(yǔ)言編寫(xiě), 具有可移植性，可廣泛地應用于各種基于FPGA的數據壓縮系統中，有很大的應用價(jià)值。
參考文獻
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[6] 陳晉敏,黃春明,周軍.激光雷達數據無(wú)損壓縮的FPGA實(shí)現[J].計算機測量與控制,2007,15(1):100-102.