利用邏輯分析儀和DSO解決信號完整性問(wèn)題

隨著(zhù)目前對通信和計算機系統速度與帶寬的需求不斷上升，系統設計師正面臨著(zhù)嚴峻的考驗。按時(shí)序進(jìn)行測試的并行總線(xiàn)結構已接近其能力的極限，總線(xiàn)寬度現達到 64位以上，致使電路布局異常復雜。此外，寬平行總線(xiàn)內的大量信號同步起來(lái)也非常麻煩，尤其是這些信號還會(huì )受到諸如噪聲和串擾等隨機因素的影響。

并行總線(xiàn)寬度經(jīng)多年不斷增長(cháng)之后，如今出現了另一種朝著(zhù)相反方向發(fā)展的總線(xiàn)技術(shù)趨勢，即窄串行總線(xiàn)開(kāi)始取代寬并行結構。例如128位并行連接將變成一個(gè)四線(xiàn)串行總線(xiàn)，當然這些變少的物理連線(xiàn)仍然必須傳輸與寬并行總線(xiàn)同樣的數據，甚至還要更多。

串行總線(xiàn)一般以打包的形式傳送數據，分包傳輸通過(guò)物理層技術(shù)完成，然后在協(xié)議層上實(shí)現。

串行總線(xiàn)設計好處很多，如打包數據適應性更強(字符長(cháng)度可隨系統要求而呈動(dòng)態(tài)變化)、可靠性更高，以及內置有誤差發(fā)現和校正功能。此外，信號線(xiàn)越少說(shuō)明需要布局的通路越少，因而彎曲、通孔和端點(diǎn)也越少。簡(jiǎn)言之，串行總線(xiàn)速度快、容易操作且可靠性高，恰好與系統對更高帶寬和性能的需要保持一致。

除了這些優(yōu)點(diǎn)，串行總線(xiàn)也給系統設計師提出了一些新的挑戰。

設計人員在規劃應用這些信號以及排除故障時(shí)，必須考慮到非常高的速度和新型動(dòng)態(tài)性能，所選擇的測試工具必須能夠與快速信號保持一致，這些信號以復雜協(xié)議如RapidIO、PCI-Express和Hypertransport等傳輸大量信息。

除了要跟上更快速度外，設計人員現在應付的是硬件、軟件和固件的“設計融合”，嵌入式軟件、數字邏輯、模擬電路和印制電路板等不再是分離的開(kāi)發(fā)單元，需要同時(shí)考慮分析，以有效解決現在越來(lái)越多的信號完整性問(wèn)題。數據內容按時(shí)間分割到不同的包上，出現錯誤的原因可能在應用軟件本身，也可能是打包協(xié)議、數字邏輯或總線(xiàn)時(shí)序出錯。

純粹的邏輯設計已不夠用，如今的系統速度還有一些其它影響必須理解并考慮，但很多工程師卻不習慣于這樣思維。過(guò)去的數字設計師把精力主要放在信號之間的時(shí)序問(wèn)題上，現在則必須考慮器件內部及之間的信號參數問(wèn)題，這些因素綜合起來(lái)導致信號完整性問(wèn)題大幅度增加，使排除故障的工作比以前更難。

多數數字故障排除工作的第一道防線(xiàn)是邏輯分析儀，這種通用儀器使用戶(hù)能以多種格式存儲、觸發(fā)和觀(guān)察數字信號。連接到被測系統的探針把數據送到邏輯分析儀多個(gè)不同的通道，然后通過(guò)邏輯分析儀按時(shí)序顯示可及時(shí)看到數字脈沖串及其相關(guān)位置。狀態(tài)顯示格式以被測電路時(shí)鐘信號決定的時(shí)序來(lái)觀(guān)察數據，借助于反匯編程序和處理器軟件支持包能進(jìn)一步對這些結果進(jìn)行說(shuō)明，邏輯分析儀可用低級二進(jìn)制方式表示高級指令。

邏輯分析儀有著(zhù)很高通道數、深存儲記憶和高級觸發(fā)，可從眾多測試點(diǎn)上獲得數字信息，然后連續顯示信息。產(chǎn)生的時(shí)序圖清楚且便于理解，易于與預先設計的數據進(jìn)行比較，在二進(jìn)制水平確定系統工作是否正常。這些時(shí)序圖通常是尋找危及信號完整性問(wèn)題的出發(fā)點(diǎn)。

但不是每個(gè)邏輯分析儀都適合現代快速串行總線(xiàn)數據速率下的信號完整性分析，它必須具備一些先進(jìn)的性能才能滿(mǎn)足這些要求，包括8GHz采集速率(125ps 時(shí)序分辨率)、成千個(gè)可配置通道、256M以上存儲深度、無(wú)轉接器高密度壓縮探針等等。除了這些硬件特性之外，目前高端邏輯分析儀還帶有高級分析軟件包，幫助用戶(hù)從獲得的二進(jìn)制數據上得到高級代碼并做出解釋?zhuān)笠环N特性在分析信息打包串行數據時(shí)是不可缺少的。

很多數字問(wèn)題通過(guò)觀(guān)察缺陷數字信號的模擬波形顯示可以更好地理解，雖然問(wèn)題以數字脈沖位置發(fā)生錯誤的形式出現，但原因可能與模擬特性有關(guān)。在小幅值信號轉化為錯誤邏輯狀態(tài)或當上升時(shí)間緩慢而引起脈沖時(shí)序轉變時(shí)，這些模擬變化就會(huì )變成數字故障。

數字存儲示波器(DSO)可以捕捉每個(gè)數字周期的細節部分，直至一個(gè)脈沖或邊沿。DSO能抓到其它工具無(wú)法得到的一次性事件，特別是在高速信號環(huán)境下，DSO是發(fā)現諸如瞬變和抖動(dòng)等問(wèn)題的最佳工具。

與邏輯分析儀一樣，示波器如果要用于信號完整性測量，則必須滿(mǎn)足嚴格的性能指標?，F在的高級示波器在全采樣速率下多個(gè)采集通道上帶寬高達6GHz，記錄長(cháng)度高達32M，另外還具有低電容移動(dòng)探針以及多種自動(dòng)化、分析和一致性測量軟件，可以滿(mǎn)足要求。

邏輯分析儀和DSO是兩種強大的信號完整性故障排除工具，隨著(zhù)整合技術(shù)的最新進(jìn)展，將這兩種工具合在一起使其功能又得到增強。

數字信息和模擬波形都按時(shí)間排列，這樣就能以模擬方式檢查數字事件，例如數字波形中的突發(fā)脈沖錯誤，可以在示波器波形上看到信號上升沿異常，這種模擬信號異?？赡苁谴郎y電路邏輯誤差造成的原因或結果。但不管是哪種情況，發(fā)現內部模擬特性有助于設計人員更快追蹤問(wèn)題。

信號完整性問(wèn)題經(jīng)常以間歇式數字故障的形式出現，例如與抖動(dòng)相關(guān)的錯誤在上百萬(wàn)個(gè)周期中可能只出現一次，這類(lèi)錯誤很難復制，因此難以發(fā)現。信號完整性測試可以發(fā)現電路板布局產(chǎn)生的最初問(wèn)題，如端接不良的總線(xiàn)會(huì )產(chǎn)生反射和信號變形而影響數字性能，然后再一路追蹤數字錯誤直到變形的模擬信號，通過(guò)整合的邏輯分析儀/示波器證明數字錯誤確實(shí)與布局相關(guān)，而與邏輯無(wú)關(guān)。