一種基于SDR SDRAM的視頻數據邏輯分析存儲器設計

　　SDRAM存儲器初始化完成后，SDRAM中的所有bank處于空閑狀態(tài)。根據系統需求，SDRAM驅動(dòng)模塊向SDRAM控制器發(fā)送讀、寫(xiě)、刷新等命令。根據命令的優(yōu)先級進(jìn)行判斷，優(yōu)先處理哪一個(gè)命令，正在執行的命令優(yōu)先級最高，其次為刷新命令，再次為其他命令，這種命令優(yōu)先級的機制能夠有效提高SDRAM的工作效率。

　　SDRAM進(jìn)行的主要操作為讀寫(xiě)操作，本系統設計中SDRAM采用的是非全頁(yè)的8bit突發(fā)讀寫(xiě)模式，數據寬度是16bit，由于接收的數據為網(wǎng)口數據，僅使用其中的4bit寬度，這是由網(wǎng)口數據線(xiàn)寬度決定的。系統中，接收FIFO接收的數據深度由SDRAM接口模塊寫(xiě)入，當接收FIFO接收到規定數值的寫(xiě)入數據后，SDRAM接口模塊向SDRAM控制器發(fā)出寫(xiě)命令，命令監控模塊接收命令和地址，并將接收到的命令進(jìn)行譯碼。命令譯碼模塊從命令監控模塊獲得寫(xiě)地址和譯碼后的命令，并將其變?yōu)檫m合SDRAM接收的命令。數據傳輸模塊負責數據傳輸路徑和寫(xiě)入。

　　當SDRAM存儲器中的數據大于等于8個(gè)時(shí)，控制器跳轉至讀進(jìn)程，與寫(xiě)進(jìn)程相似，命令監控模塊獲得讀命令和地址，將命令進(jìn)行譯碼，傳輸給命令譯碼模塊，譯碼為適合SDRAM的命令，SDRAM將數據從接收地址處開(kāi)始讀出，以8bit突發(fā)讀的形式將數據打入輸出FIFO中。

　　SDRAM開(kāi)始工作后在不同的工作狀態(tài)和過(guò)程中進(jìn)行跳轉，這些工作狀態(tài)和過(guò)程主要包括空閑狀態(tài)、初始化過(guò)程、讀過(guò)程、寫(xiě)過(guò)程、刷新過(guò)程等，狀態(tài)或過(guò)程的跳轉通過(guò)命令協(xié)調過(guò)程完成，SDRAM工作狀態(tài)轉移如圖3所示。需要注意的是，如果SDRAM設置為自動(dòng)刷新模式，由于刷新命令的優(yōu)先級在讀寫(xiě)命令之前，SDRAM在狀態(tài)跳轉時(shí)會(huì )優(yōu)先跳轉至自動(dòng)刷新過(guò)程中。

　　3 硬件測試結果

　　本系統在altera公司的QuartusII平臺上搭建完成，硬件上采用了雙網(wǎng)口設計，芯片型號為DP83848，SDR SDRAM芯片為Micron半導體公司生產(chǎn)的MT48LC16M16A2，FPGA芯片為CycloneIII系列的EP3C120F484C8，采用Modelsim SE 10.1a完成前期軟件仿真，在QurtusII自帶的嵌入式邏輯分析儀完成硬件仿真。測試結果仿真波形圖如圖4、5所示。

　　N1_RXD為網(wǎng)口接收數據，經(jīng)過(guò)系統對數據包的判定，該數據包是具有TS流幀結構的音視頻數據，UDP模塊輸出UDP數據與輸入數據完全一致，而非UDP模塊輸出為0，實(shí)現了音視頻數據的過(guò)濾和分流。

　　N1_RXD是整個(gè)系統最初網(wǎng)口輸入數據，dataout為系統輸出數據，dq是SDRAM雙向數據總線(xiàn)。由圖5可見(jiàn)，系統輸出數據與輸入數據一致，符合設計要求。其中輸出數據最后將導入SD卡，或直接在PC平臺上進(jìn)行各類(lèi)仿真處理。

　　4 結論

　　系統硬件測試結果表明，SDRAM突發(fā)存儲的操作特點(diǎn)能夠滿(mǎn)足對高速傳輸的大量音視頻數據的采集和實(shí)時(shí)處理，能夠實(shí)現系統對音視頻數據進(jìn)行識別過(guò)濾、采集、檢測以及存儲的需求，從而代替SIGNALTAPII完成對采集下來(lái)的數據進(jìn)行觀(guān)測和調試的功能，可靠性高，符合系統設計的要求。