TMS320F2812與ARINC429數據總線(xiàn)之間的通信設計[圖]

CPLD集成了系統地址選擇模塊，實(shí)現對外部器件的訪(fǎng)問(wèn)。CPLD的邏輯功能決定了HS-3282的功能地址，通過(guò)地址譯碼產(chǎn)生HS-3282所需要的控制信號PL1、PL2、EN1和CWSTR所需要的控制信號。系統中譯碼模塊的邏輯如圖4所示。由片選使能和CPLD譯碼邏輯可得PL1、PL2、EN1和CWSTR的選通地址。

3 系統軟件設計
此系統的軟件部分主要包括初始化模塊、數據的發(fā)送／接收子程序模塊。
1)初始化模塊系統上電后，首先進(jìn)行初始化，初始化模塊包括上電芯片復位和寫(xiě)控制字到HS-3282控制字寄存器。該控制字主要有字長(cháng)、接收速率、發(fā)送速率、源目的解碼和自測試設置。初始化流程圖如圖5(a)所示。

2)ARINC429數據發(fā)送模塊數據發(fā)送是首先向FIFO寫(xiě)入數據，然后經(jīng)HS-3182驅動(dòng)發(fā)送到總線(xiàn)。在向FIFO寫(xiě)操作過(guò)程中，PL1先于PL2有效，多次的寫(xiě)PL1將會(huì )使先前的數據被覆蓋，PL1有效時(shí)，低16位數據被發(fā)送到FIFO中。當PL2有效時(shí)，高16位數據被傳送到FIFO中。第1個(gè)數據字寫(xiě)入后TX／R由高變低，然后通過(guò)置發(fā)送使能信號ENTX，HS-3282將數據字串行發(fā)送出去，并自動(dòng)在相鄰兩個(gè)字之間插入4bit間隔。當FIFO為空時(shí)，TX／R由低變高，此時(shí)應當禁止發(fā)送使能信號ENTX，以便向FIFO重新寫(xiě)入數據。當HS-3282處于發(fā)送狀態(tài)時(shí)，不能向FIFO寫(xiě)入數據。發(fā)送模塊流程圖如圖5(b)所示。
3)ARINC429數據接收模塊 數據接收模塊被設計為中斷接收，由HS-3282的D／R1提供中斷信號。當D／R1為0時(shí)，進(jìn)入中斷，并表明ARIN-C429總線(xiàn)上有數據到來(lái)，此時(shí)選通EN1地址，再置SEL為0，接收低16位數據；接著(zhù)置SEL為1，再選通EN1地址，接收高16位數據。接收模塊流程圖如圖5(c)所示。

4 結束語(yǔ)
針對ARINC429總線(xiàn)的應用，提出了TMS320F2812與ARINC429總線(xiàn)通信的軟硬件設計和實(shí)現方案。該設計硬件電路簡(jiǎn)單，數據通信程序可讀性好，編寫(xiě)容易，數據傳輸準確可靠。在設計TMS320F2812數據總線(xiàn)讀寫(xiě)的邏輯控制時(shí)，XRD和XWE信號必須參與邏輯控制，保證順利讀寫(xiě)總線(xiàn)數據。經(jīng)驗證該系統能夠有效地完成2個(gè)16位并行數據到32位串行數據的轉換，實(shí)現了TMS320F2812 DSP與ARINC429總線(xiàn)之間的數據通信，且傳輸速率為100 kb，達到了系統的設計要求。該系統可廣泛借鑒并應用于A(yíng)RINC429總線(xiàn)數據傳輸系統及ARINC429接口卡設計中。