基于DSP的視頻采集存儲系統的研究與設計

數字圖象處理技術(shù)在電子通信與信息處理領(lǐng)域得到了廣泛的應用，設計一種功能靈活、使用方便、便于嵌入到系統中的視頻信號采集電路具有重要的實(shí)用意義。
　　在研究基于DSP的視頻監控系統時(shí)，考慮到高速實(shí)時(shí)處理及實(shí)用化兩方面的具體要求，需要開(kāi)發(fā)一種具有高速、高集成度等特點(diǎn)的視頻圖象信號采集系統，為此系統采用專(zhuān)用視頻解碼芯片和復雜可編程邏輯器件(CPLD)構成前端圖象采集部分。設計上采用專(zhuān)用視頻解碼芯片，以CPLD器件作為控制單元和外圍接口，以FIFO為緩存結構，能夠有效地實(shí)現視頻信號的采集與讀取的高速并行，具有整體電路簡(jiǎn)單、可靠性高、集成度高、接口方便等優(yōu)點(diǎn)，無(wú)需更改硬件電路，就可以應用于各種視頻信號處理系統中。使得原來(lái)非常復雜的電路設計得到了極大的簡(jiǎn)化，并且使原來(lái)純硬件的設計，變成軟件和硬件的混合設計，使整個(gè)系統的設計增加柔韌性。

　　1 系統硬件平臺結構
　　系統平臺硬件結構如圖1所示。整個(gè)系統分為兩部分，分別是圖象采集系統和基于DSP主系統。前者是一個(gè)基于SAA7110A/SAA7110視頻解碼芯片，由復雜可編程邏輯芯片CPLD實(shí)現精確采樣的高速視頻采集系統；后者是通用數字信號處理系統，它主要包括：64K WORD程序存儲器、64K WORD數據存儲器、DSP、時(shí)鐘產(chǎn)生電路、串行接口及相應的電平轉換電路等。
　　系統的工作流程是，首先由圖象采集系統按QCIF格式精確采集指定區域的視頻圖象數據，暫存于幀存儲器FIFO中；由DSP將暫存于FIFO中的數據讀入DSP的數據存儲器中，與原先的幾幀圖象數據一起進(jìn)行基于H.263的視頻數據壓縮；然后由DSP將壓縮后的視頻數據平滑地從串行接口輸出，由普通MODEM或ADSL MODEM傳送到遠端的監控中心，監控中心的PC機收到數據后進(jìn)行相應的解碼，并將還原后的視頻圖象進(jìn)行顯示或進(jìn)行基于WEB的廣播。

　　2 視頻信號采集系統
　　2.1 視頻信號采集系統的基本特性
　　一般的視頻信號采集系統一般由視頻信號經(jīng)箝位放大、同步信號分離、亮度/色度信號分離和A/D變換等部分組成，采樣數據按照一定的時(shí)序和總線(xiàn)要求，輸出到數據總線(xiàn)上，從而完成視頻信號的解碼，圖中的存儲器作為幀采樣緩沖存儲器，可以適應不同總線(xiàn)、輸出格式和時(shí)序要求的總線(xiàn)接口。
　　視頻信號采集系統是高速數據采集系統的一個(gè)特例。過(guò)去的視頻信號采集系統采用小規模數字和模擬器件，來(lái)實(shí)現高速運算放大、同步信號分離、亮度/色度信號分離、高速A/D變換、鎖相環(huán)、時(shí)序邏輯控制等電路的功能。但由于系統的采樣頻率和工作時(shí)鐘高達數十兆赫茲，且器件集成度低，布線(xiàn)復雜，級間和器件間耦合干擾大，因此開(kāi)發(fā)和調試都十分困難；另一方面，為達到精確采樣的目的，采樣時(shí)鐘需要和輸人的視頻信號構成同步關(guān)系，因而，利用分離出來(lái)的同步信號和系統采樣時(shí)鐘進(jìn)行鎖相，產(chǎn)生精確同步的采樣時(shí)鐘，成為設計和調試過(guò)程中的另一個(gè)難點(diǎn)。同時(shí)，通過(guò)實(shí)現亮度、色度、對比度、視頻前級放大增益的可編程控制，達到視頻信號采集的智能化，又是以往系統難以完成的。關(guān)于這一點(diǎn)，在系統初期開(kāi)發(fā)過(guò)程中已有深切體會(huì )[1]。
　　基于以上考慮，本系統采用了SAA7110A作為視頻監控系統的輸入前端視頻采樣處理器。
　　2.2 視頻圖象采集系統設計
　　SAA7110/SAA7110A是高集成度、功能完善的大規模視頻解碼集成電路[2]。它采用PLCC68封裝，內部集成了視頻信號采樣所需的2個(gè)8bit模/數轉換器，時(shí)鐘產(chǎn)生電路和亮度、對比度、飽和度控制等外圍電路，用它來(lái)替代原來(lái)的分立電路，極大地減小系統設計的工作量，并通過(guò)內置的大量功能電路和控制寄存器來(lái)實(shí)現功能的靈活配置。SAA7110/SAA7110A可應用的范圍包括桌面視頻、多媒體、數字電視機、圖象處理、可視電話(huà)、視頻圖象采集系統等領(lǐng)域。
　　SAA7110/SAA7110A的控制總線(xiàn)接口為I2C總線(xiàn)。SAA7110/SAA7110A作為I2C總線(xiàn)的從器件，根據SA管腳的電平，器件的讀寫(xiě)地址可以分別設置為9CH/9DH(W/R，SA=0)或9DH／9FH(W/R，SA=1)。其內部共計47個(gè)寄存器，分別控制解碼器(00H～19H)和視頻接口(20H～34H)。通過(guò)I2C總線(xiàn)讀、寫(xiě)片內的上述寄存器，可以完成輸入通道選擇、電平箝位和增益控制、亮度、色度和飽和度控制等功能。
　　但是，有一個(gè)問(wèn)題必須解決，那就是DSP芯片沒(méi)有內置I2C總線(xiàn)接口，為此，本系統提出并采用了對DSP芯片的兩個(gè)可編程I/O引腳進(jìn)行軟件仿真來(lái)實(shí)現I2C總線(xiàn)控制的方法。由于受C2000程序存儲空間最大僅有64KB的限制，為了減小I2C總線(xiàn)控制仿真軟件的規模，仿真軟件全部用匯編語(yǔ)言完成，因而給本系統的設計帶來(lái)了相當的難度和工作量。

　　3 系統實(shí)驗與仿真
　　在實(shí)時(shí)系統的設計中，同步與精確采樣是兩個(gè)至關(guān)重要的問(wèn)題，它們直接關(guān)系到系統設計的成敗。
　　由于SAA7110A輸出的兩個(gè)時(shí)鐘信號LCC和LCC2與采樣時(shí)鐘和數據輸出時(shí)鐘同步，因而可以作為采樣數據接口控制子系統中數據存儲控制的時(shí)鐘和完成各種功能的同步時(shí)鐘，系統不需要再生成或采用另外的時(shí)鐘信號，從而避免了外部時(shí)鐘、采樣時(shí)鐘和視頻信號相互間的同步和鎖相問(wèn)題，既保證了整個(gè)系統的同步，又極大地降低了系統設計的復雜度。由SAA7110A輸出的行有效信號HREF、行同步信號HS、場(chǎng)同步信號VS、奇偶場(chǎng)信號ODD，以及系統采樣時(shí)鐘LCC和二分之一分頻時(shí)鐘LCC2等經(jīng)過(guò)處理，可以獲得當前采樣位置信息，并與產(chǎn)生幀存儲器地址、片選和寫(xiě)控制信號一起實(shí)現采樣的時(shí)間、空間位置和精度的要求。
　　根據DSP芯片的讀時(shí)序(如圖2所示)、寫(xiě)時(shí)序、SAA7110A芯片HREF信號時(shí)序、Vertical信號時(shí)序(如圖3所示)和Horizontal信號時(shí)序的要求，按照采集QCIF(176×144)格式圖象的需要，設計了CPLD精確采樣的時(shí)序邏輯(如圖4所示)。

　　(b)
　　圖4　CPLD時(shí)序仿真圖
　　(a) CPLD精確采樣的時(shí)序邏輯；(b) 對上圖(b)進(jìn)行32倍放大
　　從圖4得到的CPLD后時(shí)序仿真結果來(lái)看，完全達到了預定的精確采樣要求。真正地實(shí)現了具有正確比例關(guān)系的精確采樣，效果良好。

　　4 結論
　　在基于DSP的視頻圖象采集系統設計中，采用視頻專(zhuān)用解碼A/D芯片和復雜可編程邏輯器件CPLD進(jìn)行控制和接口部分設計能夠有效地實(shí)現視頻信號的采集與讀取的高速并行，具有整體電路簡(jiǎn)單、可靠性高、集成度高、接口方便等優(yōu)點(diǎn)，無(wú)需更改硬件電路，就可以應用于各種視頻信號處理系統中。使得原來(lái)非常復雜的電路設計得到了簡(jiǎn)化，使整個(gè)系統的設計增加柔韌性。