基于8051軟核的SOPC系統設計與實(shí)現

摘要：介紹了基于IP的可重用的SOC設計方法；選用MC8051 IP核為核心控制器，自主開(kāi)發(fā)了UART IP核、I2C IP核、USB IP核，采用Wishbone片上總線(xiàn)架構，集成了一個(gè)MCU系統；同時(shí)設計了針對此MCU系統的微機調試軟件和硬件調試器，并實(shí)現了MCU系統的FPGA驗證和整個(gè)系統的功能驗證。設計中采用了開(kāi)發(fā)8051行為模型的方式，縮短了系統仿真的時(shí)間；而USB IP核設計則采肜雙緩沖區結果，方便了系統做成，提高了傳輸速度。 關(guān)鍵詞：SOPC IP核 WISHBONE 片上總線(xiàn)USB總線(xiàn)協(xié)議 UART 隨著(zhù)微電子工藝技術(shù)和IC設計技術(shù)的不斷提高，整個(gè)系統都可集成在一個(gè)芯片上，而且系統芯片的復雜性越來(lái)越高。為了提高效率，復用以前的設計模塊已經(jīng)成為系統世馘 （SOC）設計的必上之路。SOC的實(shí)現基本上有兩種方法，一種是用ASIC芯片實(shí)現，另一種是FPGA或PLD芯片實(shí)現。后一種實(shí)現也稱(chēng)為SOPC實(shí)現。SOPC技術(shù)是美國Altera公司于2000年最早提出的，即用大規?？删幊唐骷?shí)現SOC的功能。它為SOC的實(shí)現提供了一種簡(jiǎn)單易行而又成本低廉的手段，極大地促進(jìn)了SOC的發(fā)展。本文設計就是采用SOPC技術(shù)，在一塊FPGA芯片上，實(shí)現一個(gè)水文測報通信系統。該系統是專(zhuān)門(mén)為國家防汛指揮系統項目而開(kāi)發(fā)的實(shí)時(shí)多任務(wù)的前置通信控制機，用于實(shí)現水文數據的傳輸、處理和存儲。 國家防汛指揮系統工程啟動(dòng)之后，對水文測報網(wǎng)絡(luò )中的通信控制機性能提出了更加苛刻的要求：更多、更快速的通信端口；更大的存儲容量；更高的可靠性；更強的實(shí)時(shí)性；更強的可操作性；更便捷的應用程序開(kāi)發(fā)平臺。為了實(shí)現這些要求，以前曾采有傳統的單片機系統完成這項工作，但這些方法存 幾大缺陷：（1）系統占用面積比較大；（2）管腳的數量比較多，因而電路板問(wèn)題引導發(fā)故障較多；（3）電路板信號傳送之間存在干擾，系統運行速度難以達到要求。針對這些問(wèn)題，本文采用SOC設計方式，進(jìn)行軟硬件協(xié)同設計，把整個(gè)可復用的內核如8051IP核、USB IP核、UART IP核等集成在一塊FPGA芯片上，用WISHBONE總線(xiàn)構成一個(gè)完整的片上通信系統。實(shí)驗結果證明：該系統所占用的面積縮小為原來(lái)的四分之一，管腳數量減少了三分之一，系統運行的速度也提高了。USB IP核的速度可以達到60MHz，完全滿(mǎn)足設計要求。1 系統實(shí)現方案 1．1 系統結構說(shuō)明 本設計采用ALTERA公司的開(kāi)發(fā)平臺，即在一塊ALTERA公司的Cyclone系列FPGA芯片上構建SOPC系統。芯片內部IP核的結構示意圖如圖1所示。 圖中，系統核心8051 IP核采用的是第三方的圖件，遵守GPL協(xié)議的公開(kāi)源代碼，指令體系與標準的8051兼容，全同步設計，并且通過(guò)修改包含了測試器接口；源代碼由VHDL語(yǔ)言寫(xiě)成，擁有良好的注釋及可擴展性。其它IP核如UART IP核、I2C IP核、USB IP核等都是自行設計的；圖中總線(xiàn)采用的是WISHBONE片上總線(xiàn)。 1．2 系統功能的實(shí)現 系統的主要功能是數據傳輸。從圖1所示的結構圖可見(jiàn)，內部數據傳輸采用的是總線(xiàn)結構，所有的設備都是通過(guò)總線(xiàn)進(jìn)行數據傳送的，因此設計的核心是總線(xiàn)數據傳輸。本文設計采用的是SILICORE公司的WISHBONE片上總線(xiàn)標準。片上總線(xiàn)（On-Chip Bus,OCB）是實(shí)現SOC中IP核連接最常見(jiàn)的技術(shù)手段，它以總線(xiàn)方式實(shí)現IP核之間的數據通信。與板上總線(xiàn)不同，片上總線(xiàn)不用驅動(dòng)底板上的信號和連接器，使用更簡(jiǎn)單，速度更快。WISHBONE是一種主/從結構的總線(xiàn)，所有的IP核掛接在WISHBONE總線(xiàn)上，其規范是一種片上系統IP核互連體系結構。本系統選取8051 IP核為主，其它IP核為從，主/從IP核通過(guò)握手信號使數據在WISHBONE總線(xiàn)上進(jìn)行交換。 下面詳細說(shuō)明WISHBONE總線(xiàn)功能的實(shí)現。WISHBONE主設備核（8051 IP）與WISHBONE從設備核（USB IP核、UART IP核、I2C IC核等）端口信號連接圖如圖2所示；主設備核讀取從設備核數據的時(shí)序示決圖如圖3所示。寫(xiě)操作時(shí)序與之類(lèi)似。WISHBONE連線(xiàn)示意圖中只畫(huà)出一個(gè)主設備核和一個(gè)從設備核，實(shí)現情況可掛接多個(gè)主設備和從設備。本文采用了一主多從的結構，即一個(gè)主設備核（8051 IP核）控制總線(xiàn)，與多個(gè)從設備核（UART IP核、USB IP核等）進(jìn)行數據傳輸。WISHBONE總線(xiàn)連接線(xiàn)可分為：同步信號線(xiàn)CLK-I；設備地址線(xiàn)ADR；主IP核到從IP核的數據輸出線(xiàn)DAT_O，從IP核到主IP核的數據輸入線(xiàn)DAT_I；控制線(xiàn)SEL、STB、CYC、ACK；附加線(xiàn)TAGN（用戶(hù)可以自行定義，本文定義了定信號線(xiàn)WE）。 WISHBONE的數據傳輸由主設備控制，采用握手信號STB-O和ACK-I控制傳輸過(guò)程，如圖4所示。 以本文設計為例，一個(gè)WSIHBONE總線(xiàn)讀周期的詳細過(guò)程可分解如下： （1）運行8051匯編程序，8051 IP核（主IP核）使CYC-O為高，表示8051 IP核占用總線(xiàn)；同時(shí)送出SEL-O信號選取從設備核（SEL-O信號線(xiàn)電平定義從設備核地址；本文中UART IP核地址為0001、I2C IP核地址為0010、USB IP核地址為0101；假設SEL-O送出的信號線(xiàn)電平為0101，即USB IP核被選中），同時(shí)發(fā)出STB-O握手信號通知從設備核送出數據。 （2）USB IP核收到選中信號和STB激勵信號后，把數據放在數據線(xiàn)上，并送出ACK信號表明設備準備好。 （3）8051 IP核收到ACK信號，從數據線(xiàn)上讀取數據。 （4）數據讀出后，8051 IP核把STB信號置低，通知從IP核數據已讀出。 （5）USB IP核收到STB低電平信號，把ACK置低，一個(gè)數據傳送周期結束。 寫(xiě)周期與以上過(guò)程類(lèi)似，不同之處在于8051核收到ACK高電平信號后才把數據放在數據線(xiàn)上，由從IP核來(lái)讀取。 2 系統設計方法與關(guān)鍵技術(shù) 2．1 系統設計方法 系統設計采用的核心工具軟件：設計輸入編程器及仿真工具——ActiveHDL6.1，邏輯綜合工具——Synplify Pro 7.6結構綜合工具——QuartusII v4.1，仿真工具——Modelsim 6.0 SE。Active DHL+Synplify+Quartus I工具鏈提供了從源代碼輸入到FPGA實(shí)現整個(gè)流程的核心開(kāi)發(fā)平臺。 SOC的設計、仿真和驗證確實(shí)是一個(gè)紛繁復雜的過(guò)程。在實(shí)際運行中，采用IP核分別設計然后再整合在一起的方法來(lái)進(jìn)行：先進(jìn)發(fā)單個(gè)IP核，仿真、下載到FPGA板進(jìn)行測試，所有的IP核均滿(mǎn)足設計要求后，再掛接到WISHBONE總線(xiàn)上進(jìn)行仿真與驗斑點(diǎn)。由于整體仿真成功的幾率太小，而且每次仿真占用的時(shí)間太長(cháng)，因此設計中采用循序漸時(shí)的方法。實(shí)際上，每個(gè)IP核都有自身的特殊性，分別開(kāi)發(fā)也是必然的。例如開(kāi)發(fā)USB IP核時(shí)，就要單獨開(kāi)發(fā)主機端（PC機）驅動(dòng)程序及8051匯編接口。2．2 關(guān)鍵技術(shù) 2．2．1 系統集成時(shí)仿真時(shí)間過(guò)長(cháng)的解決 SOC的仿真一直是該技術(shù)實(shí)現中耗時(shí)最長(cháng)的。在用SOPC實(shí)現系統集成時(shí)，由于多個(gè)IP核集成后系統仿真時(shí)間延長(cháng)，占用了系統寶貴的開(kāi)發(fā)時(shí)間，而USB IP核仿真時(shí)占用時(shí)間最長(cháng)，因此開(kāi)發(fā)兩個(gè)模型：一個(gè)是USB HOST端的HDL行為模型，這個(gè)模型模擬了一個(gè)真實(shí)HOST的行為過(guò)程，如上電檢測、速度識別、標準設備請求等過(guò)程，并且可以檢測USB設備應答數據是否正確。另一個(gè)是8051 IP核的行為模型，用于仿真8051核的行為。把這兩個(gè)模型與USB IP連接，在Modelsim軟件包中進(jìn)行仿真。實(shí)驗證明效果很好，與直接用IP核集成方式仿真相比，時(shí)間減少了80%以上。 2．2．2 MC8051 IP核數據傳輸端口的選取 在考慮如何選取MC8051 IP核的數據傳輸端口時(shí)，有兩種方案可供選擇：一種是利用四組8位并行I/O端口作為主設備（MASTER）數據傳送信號端口，它們的編程方式、時(shí)序、功能與8051單片機的四個(gè)并行口p0、p1、p2、p3相似；另一種方案是利用該核特有的用于與RAM存儲器傳送數據的端口作為主設備端口；同時(shí)把RAM存儲器接在WISHBONE總線(xiàn)的從設備端口，以使從設備與8051 IC核進(jìn)行數據傳輸。后一種方案與前一種方案相比，優(yōu)點(diǎn)是當設備已經(jīng)被選中處于就緒狀態(tài)時(shí)，只需要一條MOVX指令就可以完成對從設備的仿問(wèn)（讀、寫(xiě)操作）。而第一種方案至少需要先通過(guò)并行I/O端口輸出地址、再輸出數據或讀入數據，至少需要兩條以上傳送指令，增加了數據傳送時(shí)間。通過(guò)對代碼的分析和仿真可以知道，使用第二種方案大大提高了運行速度（約為前一種的三倍），同時(shí)方便了系統的開(kāi)發(fā)。 2．2．3 系統軟件的運行方式 由于8051 IP核的指令執行從ROM中的0地址開(kāi)始，因此需要把ASM51匯編程序先編譯生成HEX文件，再把這個(gè)文件與硬件一起綜合、映射、下載，這樣該HEX文件就可以作為初始文件保留在ROM中，用來(lái)實(shí)現軟硬件協(xié)同仿真。2．2．4 仿真庫的選取 有些軟件包不含所有的FPGA器件的單元庫（Logic Cell Library），如ActiveHDL6.1。因此仿真時(shí)常報庫單元不存在錯。設計中采用的辦法是用Modelsim仿真，并且提前編譯好的仿真用的單元庫。這樣就很好地完成了邏輯門(mén)級仿真和時(shí)序級（布局布線(xiàn)后）仿真。 3 系統新增重要部分的設計及創(chuàng )新之處 由于水文測報的特殊性，常常需要傳送大容量的文件，如圖片、實(shí)時(shí)數據采集包等，同時(shí)有些數據需要備份、上傳。原單片機PCB板有UART、I2C等通信功能塊，本文的SOPC集成除了開(kāi)發(fā)上述功能模塊IP核外，還增加了USB IP核的設計。在實(shí)際測試中，USB接口的使用大大提高了系統的數據傳輸速度，而且更方便、更靈活，大大提高了系統功能。 USB協(xié)議結構復雜，涉及的面很廣，IP核的開(kāi)發(fā)難度最大，同時(shí)考慮到USB IP核在整個(gè)系統中的特殊性，下面將詳細說(shuō)明USB IP核的設計與集成過(guò)程。 3．1 USB IP核設計基本原理及框圖。 USB IP核的設計原理圖如圖5所示。USGB主控制器為USB主機端（通常安裝在計算機內），負責主機與USB設備間的物理數據傳輸，即將客房軟件啟動(dòng)的數據傳輸轉化為USB總線(xiàn)上的實(shí)際串行數據流，經(jīng)USB傳輸線(xiàn)傳輸。收發(fā)器將收到的數據轉換成數字CMOS串行數據流，然后通過(guò)USB核控制邏輯傳輸到設備端點(diǎn)（圖中的E0～E6），最后通過(guò)DMA接口傳送到8051 IP核或存儲在SSRAM中。 按照USB協(xié)議，USB提供三種速度傳輸模式：低速的1.5Mbps、全速的12Mbps、高速的480Mbps。根據設計要求，USB IP核的傳送速率應當在全速以上。因此，設計USB核時(shí)，采用全速的USB設備標準，同時(shí)增設DMA接口和DMA控制器IP核，以保證升級成高速設備時(shí)USB IP核的可復用性。 實(shí)際上，USB IP核采用的主頻是48MHz，而8051 IP核的時(shí)鐘只有12MHz，兩者主頻不同，必然產(chǎn)生時(shí)鐘不同步問(wèn)題。由于8051核的主頻只有USB核的四分之一，大大低于USB設備的速度，因此，當數據傳送到設備端大大低于USB設備的速度。當數據傳送到設備端點(diǎn)時(shí)，8051 IP核與USB IP核的通信將成為速度瓶頸。圖53．2 創(chuàng )新之處 為了解決速度問(wèn)題和同步難點(diǎn)，在8051 IP核與USB IP核端點(diǎn)之間，設置了兩個(gè)可轉換控制的緩沖區——BUF0和BUF1，大小都等于USB最大包的大小。數據流程如圖6所示。 這兩個(gè)緩沖區由一個(gè)標志寄存器控制，狀態(tài)控制器的值只有兩個(gè)：01或10。01表示USB IP核邏輯控制BUF0緩沖區，8051 IP核通過(guò)DMA控制器操作BUF緩沖區；反之，值為10，則BUF0由8051 IP核讀寫(xiě)，BUF1由USB IP核邏輯操作。 數據交換的過(guò)程如下：（1）初始化：復位后，8051 IP核通過(guò)WINSHBONE總線(xiàn)預置數據到BUF0緩沖區；（2）數據輸入：USB IP核端點(diǎn)讀入一個(gè)緩沖區數據，同時(shí)8051 IP核端口對另一個(gè)緩沖區數據；（3）數據輸出：USB IP核端點(diǎn)寫(xiě)數據到一個(gè)緩沖區，8051 IP核端口再從這個(gè)緩沖 區數據；兩者也可同時(shí)進(jìn)行，但具體實(shí)現十分復雜，在此不多討論。 這么做的好處是：首先，8051 IP核和USB IP核讀入時(shí)可以同時(shí)操作，USB IP核不用等到8051核工作完成再進(jìn)行下一步工作，提高了速度：其次，由于分開(kāi)操作，時(shí)鐘不同步問(wèn)題基本得到了解決；再次，如果想進(jìn)下不提高芯片速度，例如要進(jìn)行數據組的傳輸（一次與8051 IP核交換四組8位數據），也會(huì )更加方便快捷。 4 測試實(shí)驗結果 整個(gè)系統包括硬件平臺和軟件功能實(shí)現兩部分。硬件包括MCU核心系統和外圍輔助電路。軟件包括程序調試器軟件、8051 IP核網(wǎng)關(guān)功能程序包以及一部分IP核的PC驅動(dòng)程序（如USB WINDOWS下的驅動(dòng)程序）。整個(gè)系統測試包括硬件平臺測試和軟件功能測試。 在硬件驗證時(shí)，FPGA采用ALTERA公司CYCLONE系列的EP1C12Q240C8，雙時(shí)鐘頻率，USB IP核時(shí)鐘頻率為48MHz，其它部分（含MC8051）邏輯工作時(shí)鐘頻率為11.0592MHz，實(shí)驗板為低成本雙層PCB板。系統建立后實(shí)現了對MC8051定時(shí)器定時(shí)功能的驗證、UART模塊的驗證、USB數據包傳送的測試、對中斷控制器的驗證。 軟件測試主要是對8051核網(wǎng)關(guān)功能程序的測試。代碼下載到實(shí)驗板后對信道數據接收進(jìn)行了200次試驗（以RF信道為例）。測試結果均符合“微機向前置機配置命令”所列各項命令的應答，準確無(wú)誤，實(shí)現了水情數據可靠的接收、存儲以及將數據上傳到后臺微機等功能。圖6SOPC技術(shù)以中硬件協(xié)同設計、具有知識產(chǎn)權的內核（IP Core）復用和超深亞微米技術(shù)為支撐，采用SOPC技術(shù)設計并實(shí)現的芯片是面向特定用戶(hù)的芯片，它能最大程度滿(mǎn)足嵌入式系統的要求，與傳統的板上系統相比，具有許多優(yōu)點(diǎn)： ①充分利用IP技術(shù)，減少了產(chǎn)品設計復雜性和開(kāi)發(fā)成本，縮短了產(chǎn)品開(kāi)發(fā)的時(shí)間； ②單芯片集成電路可以有效地降低系統功耗； ③減少了芯片對外引腳數，簡(jiǎn)化了系統加工的復雜性； ④減少了外圍驅動(dòng)接口單元及電路板之間的信號傳遞，加快了數據傳輸和處理的速度； ⑤內嵌的線(xiàn)路可以減少甚至避免電路板信號傳送時(shí)所造成的系統信號串擾。 在本設計中由于采用了SOPC技術(shù)，整個(gè)系統的性能和穩定性有了很大提高。因此，SOPC技術(shù)及應用的特點(diǎn)決定它可以為復雜的板上系統提供了一種更高效更穩定的解決方案。 linux操作系統文章專(zhuān)題:linux操作系統詳解（linux不再難懂）