談?wù)勁月泛腿ヱ詈想娙?原理部分

看了很多關(guān)于旁路電容和去藕電容的文章，有代表性的如下：

退耦電容的選擇和應用

十說(shuō)電容

關(guān)于旁路電容和耦合電容

關(guān)于旁路電容的深度對話(huà)

對于以上的文章，我是很佩服的，我按照它們的思路把問(wèn)題推演和考證了一下，參考了一些數據，自己推導一下電容模型的阻抗曲線(xiàn)，試圖做的就是讓問(wèn)題更明顯一些。打算把這個(gè)問(wèn)題分成兩個(gè)部分，第一個(gè)就是原理上去驗證，第二個(gè)就是從實(shí)際的例子去推演。各位看完有任何意見(jiàn)請留言。

先看看此類(lèi)電容的應用場(chǎng)合：

根據以上電路來(lái)說(shuō)，由一個(gè)電源驅動(dòng)多個(gè)負載，如果沒(méi)有加任何電容，每個(gè)負載的電流波動(dòng)會(huì )直接影響某段導線(xiàn)上的電壓。

瞬間沖擊電流的產(chǎn)生原因

1.容性負載

來(lái)分析一下數字電路的電流波動(dòng)，數字電路的負載并不是純阻性的，如果負載電容比較大，數字電路驅動(dòng)部分要把負載電容充電、放電，才能完成信號的跳變，在信號上升沿比較陡峭的時(shí)候，電流比較大，對于數字芯片來(lái)說(shuō)，新派驅動(dòng)部分電流會(huì )從電源線(xiàn)上吸收很大的電流，由于線(xiàn)路存在著(zhù)的電感，電阻（特別是芯片管腳上的電感，會(huì )產(chǎn)生反彈），這種電流相對于正常情況來(lái)說(shuō)實(shí)際上就是一種噪聲，會(huì )影響前級的正常工作，下圖反應了工作情況

2.輸出級控制正負邏輯輸出的管子短時(shí)間同時(shí)導通，產(chǎn)生瞬態(tài)尖峰電流

PMOS和NMOS同時(shí)導通的時(shí)候出現的電流尖峰。

電壓塌陷噪聲

我們考慮數字電路內部結構一般由兩個(gè)Mos管組成，為了便于分析，我們假設初始時(shí)刻傳輸線(xiàn)上各點(diǎn)的電壓和電流均為零?，F在我們分析數字器件某時(shí)刻輸出從低電平轉變?yōu)楦唠娖?，這時(shí)候器件就需要從電源管腳吸收電流（上面一個(gè)分析的是容性負載，現在考慮的是阻性負載）。

從低到高（L=>H）

在時(shí)間點(diǎn)T1，高邊的PMOS管導通，電流從PCB板上流入芯片的VCC管腳，流經(jīng)封裝電感L.vcc，通過(guò)PMOS管和負載電阻最后通過(guò)返回路徑。電流在傳輸線(xiàn)網(wǎng)絡(luò )上持續一個(gè)完整的返回時(shí)間，在時(shí)間點(diǎn)T2結束。之后整個(gè)傳輸線(xiàn)處于電荷充滿(mǎn)狀態(tài)，不需要額外流入電流來(lái)維持。

當電流瞬間涌過(guò)L.vcc時(shí)，將在芯片內部電源和PCB板上產(chǎn)生一個(gè)電壓被拉低的擾動(dòng)。該擾動(dòng)在電源中被稱(chēng)之為同步開(kāi)關(guān)噪聲（SSN）或Delta I噪聲。

從高到低（L=>H）

在時(shí)間點(diǎn)T3，我們首先關(guān)閉PMOS管（不會(huì )導致脈沖噪聲，PMOS管一直處于導通狀態(tài)且沒(méi)有電流流過(guò)的）。同時(shí)我們打開(kāi)NMOS管，這時(shí)傳輸線(xiàn)、地平面、L.gnd以及NMOS管形成一回路，有瞬間電流流過(guò)開(kāi)關(guān)NMOS管，這樣芯片內部至PCB地節點(diǎn)前處產(chǎn)生參考電平被抬高的擾動(dòng)。該擾動(dòng)在電源系統中被稱(chēng)之為地彈噪聲（Ground Bounce）。

實(shí)際電源系統中存在芯片引腳、PCB走線(xiàn)、電源層、底層等任何互連線(xiàn)都存在一定電感值，就整個(gè)電源分布系統來(lái)說(shuō)來(lái)說(shuō)，這就是所謂的電源電壓塌陷噪聲。