從正反饋級獲得遲滯的非穩態(tài)多諧振蕩器

　　很多設計都采用基于邏輯元件的非穩態(tài)多諧振蕩器，最簡(jiǎn)單的辦法是圍繞一個(gè)單反相施密特觸發(fā)轉換器的RC反饋回路（圖1）。輸出端將電容充電至較高的開(kāi)關(guān)閾值，在該點(diǎn)上輸出切換至其相反狀態(tài)，閾值轉換為一個(gè)不同值，而電容的充電電流反向。當電容的電壓跨越較低閾值時(shí)，輸出與閾值均轉換為原來(lái)的值，過(guò)程重復。時(shí)序取決于RC時(shí)間常數與兩個(gè)閾值之間寬度所決定的遲滯時(shí)間（圖2）。不幸的是，雖然轉換器制造商在數據表中給出了器件的遲滯電壓，但范圍相當大。另外，它們還與溫度有一些關(guān)聯(lián)。這些不確定性導致在設計電路時(shí)很難以做出一個(gè)預期的振蕩頻率。

　　圖1，采用一個(gè)施密特觸發(fā)器和一個(gè)RC網(wǎng)絡(luò )的基本非穩態(tài)多諧振蕩器。

　　圖2，一只器件的遲滯主要確定了開(kāi)關(guān)的閾值。

　　簡(jiǎn)單的轉換器（沒(méi)有可過(guò)沖超出標稱(chēng)閾值的遲滯）將電容充電至其閾值電壓，并停止在其狹窄的線(xiàn)性區間內。在這個(gè)點(diǎn)上，從反相輸出到輸入端的負反饋將輸出穩定到閾值電壓。增加另一個(gè)反相級可采用正反饋方式注入一種不同形式的遲滯，正反饋由外接無(wú)源元件所確定（圖3）。

正反饋級可為一個(gè)簡(jiǎn)單的反相級提供遲滯" src="http://editerupload.eepw.com.cn/fetch/20140213/231898_1_2.jpg" />

　　圖3，增加一個(gè)正反饋級可為一個(gè)簡(jiǎn)單的反相級提供遲滯。

　　無(wú)論第1級何時(shí)跨越其閾值，附加的第2級會(huì )通過(guò)一個(gè)反饋電容注入額外的電荷，使時(shí)序電容的電壓跳過(guò)閾值。RC充電電流轉換方向，返回閾值電壓。當回到閾值電壓時(shí)，遲滯注入電路再次使電壓跳過(guò)目標值，于是RC時(shí)序電路必須再次使充電電流反向，以搜尋閾值電壓（圖4）。這個(gè)過(guò)程以一種可預期的速率不斷地持續。在方程中，CT為時(shí)序電容，CH為遲滯電容，VTHRESH是閾值電壓，VLOW為低輸出電壓，VHIGH而為高輸出電壓。

　　圖4，遲滯的來(lái)源是從第2級的突發(fā)充電，它以一個(gè)已知的固定量，使時(shí)序電容電壓跳過(guò)開(kāi)關(guān)閾值。

　　可以查看遲滯過(guò)沖電壓VHYST，它是由時(shí)序電容CT和遲滯電容CH構成的電容分壓器的結果。當第1級轉換第2級時(shí)，其輸出從一個(gè)低值跳到一個(gè)高值，或者從一個(gè)高值跳到一個(gè)低值，跳躍的量為VHIGH–VLOW，而時(shí)序電容的電壓跳躍的幅度為VHYST=(VHIGH–VLOW)(CH/(CH+CT))。其次，時(shí)序電容通過(guò)時(shí)序電容和遲滯電容吸入電流，其電壓放松至第1級的輸出電壓。

　　于是，弛豫時(shí)間常數為R(CT+CH)，弛豫電壓為VCT=(VTHRESH+VHYST–VLOW)exp(–t/R(CT+CH))或VCT=(VHIGH–(VTHRESH–VHYST))exp(–t/R(CT+CH))，取決于發(fā)生在哪個(gè)半周期。從VTHRESH+VHYST可以計算出VTHRESH，因t1=–R(CT+CH)ln((VTHRESH–VLOW)/(VTHRESH+VHYST–VLOW))。對另半周期，t2=–R(CT+CH)ln((VHIGH–VTHRESH)/(VHIGH–VTHRESH+VHYST))。

　　在總周期中，應增加通過(guò)第1級和第2級的總傳播時(shí)間(tPLH+tPHL)。除非你希望電路工作在最高頻率，否則這些傳播時(shí)間會(huì )變得沒(méi)有意義。因此，對周期的預測只取決于無(wú)源元件值，以及它們的公差、溫度和老化系數。不過(guò)，CT與CH的串聯(lián)組合對第2級呈現出一個(gè)容性負載。這個(gè)負載會(huì )影響第2級的上升與下降時(shí)間，必須在總周期T上增加它們的和。

　　當使用CMOS器件時(shí)（如仙童半導體公司的74VHC04），上升與下降時(shí)間取決于器件的輸出電阻以及外接元件。如果將第2級建模為一個(gè)RC電路，可以用tRISE2=tFALL2=2.2RO(CTCH/(CT+CH))+tO估計出10%至90%指數上升與下降時(shí)間，其中tRISE2為上升時(shí)間，tFALL2為下降時(shí)間，RO為器件的輸出電阻（74VHC04為30Ω），而tO為無(wú)負載上升時(shí)間（此種情況下，VHC04為4.5ns）。于是，總周期為：t1+t2+2(tPLH+tPHL)+tRISE2+tFALL2。

　　另外要注意的是，時(shí)序依賴(lài)于反相器的輸出電壓，以及該區間內閾值電壓的位置。例如，一款輸出電壓接近電壓軌的CMOS器件要比一個(gè)TTL（晶體管-晶體管邏輯）器件更可預測，一只有中點(diǎn)閾值電壓的74HC器件要比一只閾值電壓偏離TTL接口的HCT器件的輸出更均衡。

　　對于較高頻率，必須采用較小的電阻值、較小的時(shí)序電容值，或兩者都是較小值。對于可預知的結果，時(shí)序電容值應比反相器輸入電容小10倍，對一只典型CMOS器件，輸入電容值在3pF至10pF范圍內，R不應小到會(huì )明顯拉低輸出。作為一種預防性措施，遲滯電容值應不超過(guò)時(shí)序電容值，因此就不會(huì )超過(guò)第1級的最大輸入電壓。如果遲滯電容值要比時(shí)序電容大得多，則閾值電壓與遲滯電壓會(huì )分別達到7.5V和-2.5V。74VHC04器件用5%電阻和20%電容驗證了該計算。

　　圖5，電路在低頻性能良好。

　　表1匯總了各個(gè)結果， 它們處于元件公差范圍內。圖5給出了一個(gè)典型的輸入與輸出圖。