動(dòng)態(tài)電源管理技術(shù)優(yōu)化嵌入式應用性能與功耗比

　　消費者對采用多媒體嵌入式處理器產(chǎn)品的需求迅速增長(cháng)，這既要求提高性能又要求降低功耗。但是高性能處理必須增加計算復雜度并加快時(shí)鐘速率，如果采用權宜之計的節省功耗設計方案，是很難實(shí)現的。我們需要的是一種具有戰略意義的方法來(lái)管理功耗，以便在具體的嵌入式應用中優(yōu)化性能與功耗的關(guān)系。利用Blackfin數字信號處理器（DSP）系列產(chǎn)品固有的動(dòng)態(tài)電源管理能力，可以實(shí)現這樣的方法。

　　Blackfin DSP是定點(diǎn)、雙16位MAC或雙40位ALU數字信號處理器。它們非常適合于對功耗敏感的多媒體應用，因為它們支持一種多級的電源管理方法，可以根據系統的需求調整性能。下面我們先來(lái)看看嵌入式系統中的幾個(gè)關(guān)鍵的功耗問(wèn)題考慮，再看看Blackfin處理器系列如何采樣動(dòng)態(tài)電源管理功能來(lái)解決這些問(wèn)題。

　　1. 改變頻率和電壓

　　現代DSP通常適合用于采用CMOS 場(chǎng)效應管（FET）開(kāi)關(guān)的一種處理過(guò)程，在穩定的狀態(tài)期間要么完全導通，要么完全關(guān)斷（漏電流除外）。靜態(tài)功耗（處理器空閑時(shí)的靜態(tài)功耗）通常要比動(dòng)態(tài)功耗低得多，動(dòng)態(tài)功耗是當器件頻繁地開(kāi)關(guān)并且電壓擺動(dòng)時(shí)由于FET負載電容以極高的開(kāi)關(guān)頻率充放電引起的。

　　在

器件的等效負載電容中存儲的電荷量（Q）等于電容乘以其兩端所存儲的電壓（也就是DSP的內核電源電壓，V_core），
　　　　　　Q = CV_core，

　　因為給此電容充電的器件電流定義為電荷對時(shí)間的變化率，即動(dòng)態(tài)電流（I_dyn），由下式給出
　　　　　　I_dyn ＝ dQ/dt ＝ C（dV_core/dt）

　　電容器電壓隨時(shí)間的變化率dV_core/dt是電容充電速度或放電速度的一種度量。對于給定的時(shí)鐘頻率（F），因為最快完成一次充電或放電應發(fā)生在一個(gè)時(shí)鐘周期內。因此
　　　　　　dV_core/dt = V_core(F)
　　　　　　I_dyn = C(dV_core/dt) = CV_coreF

　　最后，動(dòng)態(tài)功耗與V_core×I_dyn成正比，或者
　　　　　　P_dyn ∝ CV_core²F

　　因此很顯然，動(dòng)態(tài)功耗與工作電壓的平方成正比，與工作頻率成正比。所以，如果降低F可以線(xiàn)性地降低動(dòng)態(tài)功耗，而降低V_core可以呈指數地降低功耗。

　　考慮圖1中的應用組合了三種不同的DSP功能，所以它們具有完全不同的性能需求：
　　　　　　F0(x) 1.5 V 300 MHz
　　　　　　F1(y) 1.0 V 100 MHz
　　　　　　F2(z) 1.3 V 225 MHz

　　例如，F0(x)可能是一種視頻處理算法，F1(y)可能是某種監視模式（其中DSP采集數據并進(jìn)行很少的處理），而F2(z)可能是將壓縮視頻流送出串行端口的過(guò)程。

　　當DSP長(cháng)時(shí)間處于監視活動(dòng)中時(shí)，僅僅改變頻率（不改變電壓）對功耗敏感的應用中是很有用的。也就是說(shuō)，如果DSP正在等待一個(gè)外部觸發(fā)，它就不需要以最高頻率運行。

　　但是，在某些電池供電應用中，簡(jiǎn)單地改變頻率對于節省功耗可能還不夠。例如，如果某應用運行了三部分的代碼，降低其中任何一部分的工作頻率都意味著(zhù)這部分代碼會(huì )花更長(cháng)的時(shí)間去運行。但是如果DSP運行時(shí)間加長(cháng)的話(huà)，當三部分代碼都完成時(shí)，消耗的總功率是一樣的。例如，如果頻率降低二分之一，代碼會(huì )執行兩倍長(cháng)的時(shí)間，所以就不能節省凈功耗。

　　另一方面，通過(guò)降低電壓和頻率可以節省相當大的功耗。節省的功耗可以用下式來(lái)表征：
　　　　　　P_R/P_N=(F_CR/F_CN)(V_DDR/V_DDN)²(T_FR/T_FN)

　　其中：
　　* P_R/P_N表示降低功耗與標稱(chēng)功耗的比率
　　* F_CN表示標稱(chēng)內核的時(shí)鐘頻率
　　* F_CR表示降低內核的時(shí)鐘頻率
　　* V_DDN表示標稱(chēng)內部電源電壓
　　* V_DDR表示降低內部電源電壓
　　* T_FR/表示以F_CR頻率運行的持續時(shí)間
　　* T_FN表示以F_CN頻率運行的持續時(shí)間

　　例如，圖2示出了具有如下特性的一種情況：
　　* F_CN = 300 MHz
　　* F_CR = 100 MHz
　　* V_DDN = 1.5 V
　　* V_DDR = 1.0 V
　　* T_FR = 3
　　* T_FN = 1

　　因此
　　(P_R/P_N) = (100/300)(1.0/1.5)² ×(3/1) = 0.44（功耗節省了56%）

　　G1和G2是在DSP上運行的函數。

　　例2用了雙倍運行時(shí)間，但是節省了功耗56％。

　　兩例中的G1工作條件相同，但是G2的工作電壓分別為1V和1.5V，因此功耗下降比率為 (1.0/1.5)²。

　　因為Blackfin DSP不僅具有可設置的工作頻率，而且允許內核電壓根據頻率變化而變化，所以以降低的頻率和降低的電壓運行某一部分代碼時(shí)可以節省功耗，即使執行時(shí)間會(huì )變長(cháng)。在A(yíng)DSP-21532上可以自動(dòng)進(jìn)行電 壓頻率的轉變，而對于A(yíng)DSP-21535,需要遵循一種簡(jiǎn)單的順序。當然，重要的是記住，開(kāi)發(fā)商必需保證在任何系統時(shí)鐘改變期間與外部系統連接的外圍通道的完整性。

　　一個(gè)視頻電話(huà)應用示出了如何通過(guò)改變工作頻率和工作電壓來(lái)顯著(zhù)延長(cháng)電池壽命的能力。例如，如果僅僅在視頻連接期間需要最高性能（最大內核時(shí)鐘頻率），那么在使用電話(huà)僅用于語(yǔ)音處理的時(shí)候可以將內核頻率降低到某個(gè)預先設定值。對于僅注重附加功能而對時(shí)間不敏感的操作（例如，個(gè)人管理器），可以進(jìn)一步降低頻率。在Blackfin DSP上每一次改變PLL頻率都在40ms內完成。

　　Blackfin 時(shí)鐘產(chǎn)生單元

　　時(shí)鐘產(chǎn)生單元包括鎖相環(huán)路（PLL）和相關(guān)的控制電路，是Blackfin DSP中動(dòng)態(tài)電源管理的一個(gè)完整單元。其中的PLL是高度可編程的，從而允許用戶(hù)動(dòng)態(tài)地控制處理器的特性和功耗。

　　圖3示出ADSP-21532時(shí)鐘產(chǎn)生單元的簡(jiǎn)單框圖。輸入晶體或振蕩器信號（10MHz~33MHz）施加到CLKIN引腳。用一個(gè)可選的1倍~31倍倍頻器作用這個(gè)信號以便產(chǎn)生VCO頻率。然后，獨立的A驅動(dòng)器和B驅動(dòng)器各自產(chǎn)生內核時(shí)鐘（CCLK）和系統或

外圍設備時(shí)鐘（SCLK）頻率?？刂七壿嫳ＷC系統時(shí)鐘頻率不會(huì )超過(guò)內核時(shí)鐘頻率。

　　采用本方法的最大優(yōu)勢在于CCLK和SCLK在工作期間可以改變，幾乎沒(méi)有什么時(shí)間周期開(kāi)銷(xiāo)。因此，設計工程師無(wú)需兩次考慮改變時(shí)鐘頻率以便滿(mǎn)足其代碼不同部分的不同性能需求。從設計工程師的角度來(lái)看，結果可以線(xiàn)性地節省動(dòng)態(tài)功耗，不會(huì )增加任何實(shí)現上的成本。

　　時(shí)鐘產(chǎn)生單元的另一個(gè)特點(diǎn)就是它可以被旁路以便允許CLKIN信號直接連接到CCLK。這種能力允許在不頻繁地工作期間采用很低頻率的CCLK，以便進(jìn)一步降低總功耗。

　　2. 靈活的電源管理模式

　　許多應用都包含一組工作模式，其顯著(zhù)區別在于不同的處理需求?？紤]圖4所示的系統，其中電池供電的傳感器包含一個(gè)DSP，用作中央處理器。DSP的其中某個(gè)外圍設備可能用于采樣周?chē)h(huán)境的參數。在這種需要極低處理功耗的模式A中，該DSP可能只是讀取零星的遙測數據分組。當它已經(jīng)讀取了足夠的數據可以調用某種計算的算法時(shí)，該DSP隨后就進(jìn)入模式B——需要大量處理的計算模式。還有可能同時(shí)存在模式C，以便在沒(méi)有傳感器信號和不需要處理時(shí)提供超低功耗。