生成一個(gè)寬度與模擬電壓方根成反比的脈沖
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圖1，時(shí)鐘輸入端由低至高的轉換觸發(fā)了單穩態(tài)。在互補的Q與Q輸出處產(chǎn)生的脈沖寬度是0V~3V模擬輸入電壓的數學(xué)意義非線(xiàn)性函數。
雖然經(jīng)此修改就能實(shí)現單穩功能，但圖1中的IC 1、IC2和IC3邏輯電路還增加了其它功能。增加的邏輯可確保發(fā)生器忽略那些在單穩態(tài)繁忙狀態(tài)內到來(lái)的觸發(fā)器脈沖。
這樣， 發(fā)生器的積分器電容可以放電到接近0V，誤差不大于0.4%，即使是在超過(guò)1/[TQ(VIN)]值的相對高的觸發(fā)器頻率。因此，某個(gè)輸入電壓的輸出脈沖寬度是恒定的，哪怕觸發(fā)周期非常接近或小于輸出脈沖寬度。
IC1和IC2組成的子電路產(chǎn)生一個(gè)RST(復位)信號，其尾沿決定了一個(gè)單穩運行周期的結束。在Q輸出從低到高轉換以及RST信號從高到低轉換期間，本電路中的RST信號禁止單穩態(tài)的重新觸發(fā)。為此，觸發(fā)器信號的時(shí)鐘與RST信號在IC3中相OR(圖2)。
圖2，所生成RST邏輯信號的高電平防止在時(shí)鐘輸入端的任何低-高轉換去觸發(fā)單穩態(tài)，除非發(fā)生器的積分器以一種已確定的方式復位。
于是，在RST脈沖尾沿后， 下一個(gè)有效觸發(fā)被使能。大約在二次拋物線(xiàn)電壓VOQ達到其峰值電壓VPEA K的一半時(shí)，RST脈沖的前沿出現。在VOQ跌至VPEAK / 2 以下時(shí)，RST脈沖的尾沿被延遲。IC1A輸入端RS/CD/RD網(wǎng)絡(luò )的輔助時(shí)間常數(RD+RS)CD定義了這個(gè)延遲。實(shí)驗評測表明，輸出脈沖寬度的相對誤差為：
然后誤差幅度上升，在輸入電壓為99.925mv時(shí)達到最大δTQ=-2.337×10-3。通過(guò)進(jìn)一步降低輸入電壓，負誤差的幅度下降， 在輸入電壓為9 . 9 1 5 m V 時(shí)為δ T Q= -1.113×10-3。在輸入電壓為3.08mV時(shí)，相對誤差為正值，δTQ≈2.9×10-3。進(jìn)一步降低輸入電壓，會(huì )使正誤差快速上升，在輸入電壓為1.065mV時(shí)達到3%。但注意，輸入電壓跨度幾乎是3000:1。觸發(fā)頻率為2Hz或200Hz。
在觸發(fā)器頻率為2kHz、200kHz和2MHz時(shí)，得到的脈沖寬度幾乎相同。由于觸發(fā)器頻率變化而造成的脈沖寬度變化可與δTQ值相當甚至更低。對一個(gè)滿(mǎn)量程輸入，在輸入電壓等于基準電壓時(shí)，測得的脈沖寬度為445.44μs。
用VOQ輸出， 還可以將此電路用作一個(gè)精密的二次拋物線(xiàn)時(shí)基發(fā)生器；輸入電壓控制著(zhù)發(fā)生器的速度。
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