全數字三相晶閘管觸發(fā)器IP軟核設計

IP(Intellectual Property)就是常說(shuō)的知識產(chǎn)權。美國Dataquest咨詢(xún)公司將半導體產(chǎn)業(yè)的IP定義為用于A(yíng)SIC、ASSP和PLD等當中，并且是預先設計好的電路模塊。IP核模塊有行為(Behavior)、結構(Structure)和物理(Physical)三級不同程度的設計。根據描述功能行為的不同，IP核分為三類(lèi)，即軟核(Soft IP Core)、完成結構描述的固核(Firm IP Core)和基于物理描述并經(jīng)過(guò)工藝驗證的硬核(Hard IP Core)。IP軟核通常是用HDL文本形式提交給用戶(hù)，它經(jīng)過(guò)RTL級設計優(yōu)化和功能驗證，但其中不含有任何具體的物理信息。據此，用戶(hù)可以綜合出正確的門(mén)電路級設計網(wǎng)表，并可以進(jìn)行后續的結構設計，具有很大的靈活性；借助于EDA綜合工具可以很容易地與其他外部邏輯電路合成一體，根據各種不同半導體工藝，設計成具有不同性能的器件。本文利用先進(jìn)的EDA軟件，用VHDL硬件描述語(yǔ)言采用自頂向下的模塊化設計方法，完成了具有相序自適應功能的雙脈沖數字移相觸發(fā)器的IP軟核設計。

1 三相全控橋整流電路

如圖1所示，三相全控橋整流電路由6只晶閘管組成。共陰極組側和共陽(yáng)級組側的各3只晶閘管相互換流，在電源的一個(gè)周期內獲得6次換流的脈動(dòng)波形。三相全控橋整流電路在任何時(shí)刻必須保證有兩個(gè)不同組別的晶閘管同時(shí)導通才能構成回路。換流只在本組內進(jìn)行，每隔120°換流一次。由于共陰級組與共陽(yáng)級組的換流點(diǎn)相隔60°，所以每隔60°有一個(gè)元件換流。同組內各晶閘管的觸發(fā)脈沖相位差為120°，接在同一相的兩個(gè)元件的觸發(fā)脈沖相位差為180°，而相鄰兩脈沖的相位差是60°。

2 IP軟核設計

2.1 觸發(fā)脈沖輸出設計思路

本設計的觸發(fā)脈沖移相是以三相的自然換相點(diǎn)為基準的，三相電源U、V、W輸入經(jīng)過(guò)兩兩相減并整流以后得到周期為20 ms、相位差為120°的三路方波A、B、C(如圖2所示)，作為頂層模塊的同步輸入。分析觸發(fā)脈沖可以發(fā)現，不管移相觸發(fā)角為多少，以A相的過(guò)零點(diǎn)作為同步點(diǎn)，則從同步點(diǎn)開(kāi)始的一個(gè)周期360°內，必然產(chǎn)生6次輸出脈沖。本設計采用雙窄脈沖，每次有兩路輸出。6個(gè)晶閘管的觸發(fā)分別由A、B、C的正、負電平周期內進(jìn)行延時(shí)。例如：A的正電平周期內，以A的上升沿為起始點(diǎn)，經(jīng)過(guò)由移相角決定的延時(shí)后，發(fā)出VT1的觸發(fā)脈沖；在雙窄脈沖應用中，同時(shí)發(fā)出VT6的觸發(fā)脈沖。觸發(fā)脈沖時(shí)序圖如圖3所示。

可以實(shí)現從自然換相點(diǎn)開(kāi)始0°～180°的延時(shí)，設計思路簡(jiǎn)單直觀(guān)，而通常設計則須區分不同的移相范圍。在外部輸入6 MHz的時(shí)鐘時(shí)，可以實(shí)現精度為0.003°的移相，同時(shí)還可實(shí)現相序自適應。

2.2 IP軟核設計思路

采用層次化的設計思想，將模塊分為頂層模塊和子模塊，各模塊均使用VHDL五言進(jìn)行設計。頂層模塊(Trigger)決定整個(gè)設計的輸入／輸出接口和各個(gè)子模塊的連接關(guān)系。設計思路為：移相角的輸入由并行的16位數據線(xiàn)輸入，并保存在移相角寄存器中；A、B、C二相輸入作為移相觸發(fā)輸出的基準，根據移相角寄存器中的延時(shí)值對相應晶閘管的觸發(fā)脈沖進(jìn)行延時(shí)；觸發(fā)脈沖由VT1～VT6輸出，CLK是時(shí)鐘輸入，SOUT是周期為3.3 ms的同步輸出。共有4個(gè)子模塊s_pulse、ph_adp、delaycr和word。

s_pulse模塊將A、B、C三相輸入通過(guò)D觸發(fā)器實(shí)現時(shí)鐘同步，由TAF_EN信號輸入作為移相角的更新使能。當TAF_EN為1時(shí)，用并行的16位數據口 D0～D15的數據更新移相角寄存器中的數值。

ph_adp模塊根據A、B、C三相輸入完成相序的判斷。相序的判斷基于以下算法：當A相(U-V)的上升沿到來(lái)時(shí)，如果A、B、C三相輸入的電平為101，則為正相序(U、V、W)輸入；如果A、B、C三相輸入的電平為110，則為負相序(U、W、V)輸入。模塊輸出信號ps、ns分別作為正、負相序的標志。

delayer模塊產(chǎn)生寬度為0.8 ms的觸發(fā)脈沖。觸發(fā)脈沖的產(chǎn)牛分別以三相輸入的上升、下降沿為基準，根據移相角寄存器中的值，由CLK觸發(fā)的計數器完成6個(gè)觸發(fā)脈沖的延時(shí)。例如：以同步輸人A相的上升沿為基準，由CLK觸發(fā)計數器開(kāi)始計數，當計數值達到移相角寄存器中的值后，送出一個(gè)寬度為0.8 ms的觸發(fā)脈沖VT1；三相輸入的上升、下降沿分別采用各自的計數器。

word模塊完成觸發(fā)脈沖的調制。調制頻率為10kHz，使得每個(gè)觸發(fā)脈沖內有8個(gè)子脈沖，通過(guò)脈沖變壓器對6個(gè)晶閘管的門(mén)極控制，并根據相序標志ps、ns以正確的順序送出觸發(fā)脈沖。 正相序時(shí)的觸發(fā)脈沖順序為：VT1→VT2→VT3→VT4→VT5→VT6→VT1。

負相序時(shí)的觸發(fā)脈沖順序為：VT6→VT5→VT4→VT3→VT2→VT1→VT6。

2.3 IP軟核設計實(shí)現

本設計中，IP軟核由VHDL語(yǔ)言編寫(xiě)實(shí)現，使用Synplicity公司的synplify Pro完成編譯和綜合。綜合以后的RTL級系統框圖如圖4所示。

可以根據具體系統所用的不同器件進(jìn)行綜合，再使用不同器件廠(chǎng)商的布局布線(xiàn)工具產(chǎn)生編程文件，然后下載到具體器件中，就完成了該IP軟核的應用實(shí)現。

3 IP軟核的仿真及驗證

為了驗證該TP軟核的邏輯功能，需要對其進(jìn)行功能仿真。編寫(xiě)testbench，在仿真軟件ModelSim中對頂層模塊進(jìn)行功能模塊。使用testbench可以對所設計的功能模塊進(jìn)行靈活的仿真，以檢驗IP軟核在正、負相序輸入以及各種移相角時(shí)的輸出是否正確。圖5和圖6分別為正、負相序輸入時(shí)移相角為120°的仿真波形。

由仿真結果可以看出，該IP核的邏輯功能正確。用QUARTUS II進(jìn)行編譯后，下載到Altera公司的新一代CPLD MAXII系列的EPMl270中，能夠實(shí)現精確的移相以及相序自適應。

4 結 論

按照IP軟核的設計流程，完成了全數字三相晶閘管移相觸發(fā)器的設計。該方法解決了不同移相范圍觸發(fā)脈沖輸出的問(wèn)題，并實(shí)現了相序自適應，為三相晶閘管移相觸發(fā)電路的應用提供了有效的可復用設計手段，使得整個(gè)控制系統的設計得以簡(jiǎn)化。該IP軟核的設計已成功應用于基于TMS320LF2407A的直流電機調速系統中。