基于FPGA技術(shù)的新型高速圖像采集
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現代的圖形采集技術(shù)發(fā)展迅速,各種基于ISA、PCI等總線(xiàn)的圖形采集卡已能在市場(chǎng)上買(mǎi)到,但是價(jià)格比較昂貴,并且處理功能簡(jiǎn)單.對于特殊需要不能很好滿(mǎn)足,往往需要加上后續處理部分,這給特殊需要的用戶(hù)帶來(lái)了不便.采用現場(chǎng)可編程芯片及DSP處理芯片構成的圖像采集系統,可以根據不同的需要進(jìn)行現場(chǎng)編程,具有通用性好、價(jià)格相對便宜等特點(diǎn).
該系統采用PHILIP公司最新推出的視頻A/D芯片7111,將從CCD輸出的PAL制式的全電視信號轉換為數字信號,由FPGA作為采樣控制器將該八位數字信號存入片內RAM中,隨后可根據具體需要由DSP進(jìn)行預處理,提取有用數據(數據量已很小),然后將所需結果經(jīng)由ISA總線(xiàn)交給計算機處理,完成接口功能.圖1所示為采集系統方框圖.
1 視頻信號的A/D轉化
本文所研究的圖形對象是靜態(tài)的,要求采集512×512的灰度圖像,可采用CCD攝像機進(jìn)行圖像采集.CCD的輸出為標準PAL制式,因此需要進(jìn)行A/D轉化.
本系統采用的PHILIP公司的視頻A/D芯片SAA7111具有四路視頻輸入,抗混濾波、梳狀濾波都被集成到芯片內部,帶來(lái)了極大的方便.場(chǎng)同步信號VREF、行同步信號HREF、奇偶場(chǎng)信號RES1、像素時(shí)鐘信號LLC2都由管腳直接引出,省去了以往的時(shí)鐘同步電路的設計,可靠性也有所提高.系統內部鎖相環(huán)技術(shù)的集成使得可靠性和設計復雜度都有極大的降低.
在7111中有控制字可以直接控制行同步有效時(shí)間,因此可以省略行延遲電路.
2 邏輯控制部分
本系統的核心控制部分由一片FPGA芯片實(shí)現.由于FPGA芯片具有高速、高可靠性、開(kāi)發(fā)周期短的特點(diǎn),并且可以根據現場(chǎng)的需要進(jìn)行編程、可擦寫(xiě)多次,因而具有極大的方便性.隨著(zhù)現代工藝的提高,芯片加工的成本有了極大的降低,可靠性也有保證,芯片的大小和功耗都有極大的降低,特別是3.3V的FPGA是現在廠(chǎng)商主推的產(chǎn)品,并且有繼續降低的趨勢.現代高技術(shù)的發(fā)展使得FPGA應用于電子設計中成為可能和必然趨勢.
基于FPGA技術(shù)的采樣控制器要產(chǎn)生眾多的控制信號.當微處理器發(fā)出采樣指令時(shí),采樣控制器在此后到來(lái)的第一個(gè)幀同步信號到來(lái)時(shí)啟動(dòng)采樣,并將這幀數據存放在SRAM中,采樣結束后向微處理器發(fā)出采樣結束ECO信號.采樣控制器主要實(shí)現三個(gè)邏輯功能:地址發(fā)生器;握手邏輯;RAM寫(xiě)時(shí)序.
(1)地址發(fā)生器由計數器及一部分D觸發(fā)器和邏輯門(mén)組成.主要具有場(chǎng)延遲功能和地址發(fā)生功能.由于所采圖像為512×512的正方形(這是由于系統后續處理的需要),7111中的輸出信號為720×625的矩形,因此需要對7111信號進(jìn)行行延遲和場(chǎng)延遲.
在數字量存入內存時(shí),由于PAL制式的全電視信號為奇、偶場(chǎng)分離,因此可以巧妙利用奇偶信號RES1作為地址線(xiàn).根據RES1為垂直地址的高位或為地址的最高位可使圖像在內存中的樣子如同一幅圖像或分為上下兩個(gè)半場(chǎng)分開(kāi)的圖像,如圖2所示.
在存儲過(guò)程中可采用雙通道技術(shù),即采用兩片內存同時(shí)存儲數據,則數據總線(xiàn)由八位升至十六位,可使對RAM寫(xiě)時(shí)序的要求降低一半.當然這需要對7111輸出的數字信號進(jìn)行數據鎖存,使得兩位數據能夠根據同一控制信號滿(mǎn)足RAM寫(xiě)時(shí)序的要求,如圖3所示.
(2)握手邏輯是采樣控制器和CPU之間的接口,它是由幾個(gè)D觸發(fā)器及邏輯門(mén)實(shí)現的,如圖4所示.
當CS1(正脈沖)啟動(dòng)采樣時(shí),D1保存該信號,在下一個(gè)場(chǎng)同步脈沖到來(lái)時(shí)D2輸出高電平(即VER采樣使能信號)使行延遲計數器開(kāi)始計數,同時(shí)使D1復位,確保不再采第二場(chǎng).當延遲計數器計數到預置值時(shí)產(chǎn)生觸發(fā)信號TRI(正脈沖),此時(shí)VER為“1”,則D3置位,輸出采樣使能信號SENB(低有效)和地址選通信號ABSW,使后面的電路處在采樣狀態(tài),在場(chǎng)同步脈沖下降沿D3翻轉,整個(gè)采樣控制電路處在不采樣狀態(tài).D2要在下一個(gè)場(chǎng)同步脈沖的上升沿才變?yōu)闊o(wú)效.當SENB變?yōu)闊o(wú)效時(shí)(即SENB的上跳沿)觸發(fā)D4,使Q有效,向CPU發(fā)出中斷申請INT,CPU可用CS2清除這個(gè)中斷信號.
(3)RAM寫(xiě)時(shí)序電路可根據芯片對寫(xiě)操作的具體要求來(lái)設計.系統采樣頻率為13.5MHz即74.1ns),采用雙通道技術(shù)可使寫(xiě)時(shí)序降低一半,寫(xiě)頻率為13.5/2=6.75MHz即148.2ns).SAA7111提供了27MHz的晶振頻率,則四個(gè)時(shí)鐘周期完成一個(gè)寫(xiě)操作,時(shí)序的最小時(shí)間單位為18.5ns(半個(gè)周期).根據RAM寫(xiě)操作的要求,可以設計各種控制信號(WE、HS、VS、CS、SENB)、時(shí)鐘信號(CLK)、地址信號和數據信號之間的關(guān)系.本系統采用的RAM為IS61C1024,可以滿(mǎn)足系統需要.
采樣控制器擔負著(zhù)重要的作用,是整個(gè)系統的核心;而同步控制邏輯又是采樣控制器的控制核心.同步邏輯起著(zhù)協(xié)調行、場(chǎng)同步信號、地址計數時(shí)鐘、SRAM寫(xiě)信號、采樣數據鎖存信號之間的時(shí)間關(guān)系、保證SRAM寫(xiě)操作時(shí)各信號的時(shí)序配合.由于采樣頻率高達13.5MHz,因此在硬件實(shí)現過(guò)程中需要不斷地模擬與仿真,有時(shí)要調整整個(gè)邏輯電路,計算延遲時(shí)間,解決電路中存在的競爭與冒險等等,這些都需要系統的可修改性好,具備可編程的特點(diǎn).基于FPGA技術(shù)的ASIC設計滿(mǎn)足了上述要求,發(fā)揮了現場(chǎng)可編程的特點(diǎn),降低了設計成本,縮短了開(kāi)發(fā)時(shí)間,因此系統開(kāi)發(fā)十分方便.
3 DSP處理技術(shù)
在此采集系統中,基于DSP的圖像處理技術(shù)也得到了應用,特別是在圖像的模式識別問(wèn)題上充分發(fā)揮了DSP的硬件結構和具有特色的編程指令.圖像模式識別的典型算法是卷積運算,也即乘累加,正好發(fā)揮DSP軟、硬件的特長(cháng).傳統的處理方法是基于計算機的硬件和軟件的,計算機完成一次乘累加運算需要11個(gè)機器周期,而DSP完成同樣的運算只需1個(gè)機器周期.本系統采用DSP芯片實(shí)現圖像的模式識別,提高了處理速度,解決了圖像處理過(guò)程中由于圖像識別速度慢而影響整個(gè)圖像的處理流程,解決了實(shí)際問(wèn)題,收到了良好的效果.
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