在Matlab中實(shí)現數字通信FPGA硬件設計

　　2 使用System Generator for DSP實(shí)現系統級建模

　　傳統的DSP系統開(kāi)發(fā)人員在設計一個(gè)DSP系統時(shí),一般先研究算法,再使用Matlab或C語(yǔ)言驗證算法,最后由硬件工程師在FPGA或DSP上實(shí)現并驗證.典型的DSP系統設計流程如下:

　　(1) 用數學(xué)語(yǔ)言描述算法.

　　(2) 設計環(huán)境中使用雙精度數實(shí)現算法.

　　(3) 將雙精度運算變?yōu)槎c(diǎn)運算.

　　(4) 將設計轉換為有效的硬件實(shí)現.

　　使用System Generator for DSP可以簡(jiǎn)化這一過(guò)程.設計人員先在Matlab中對系統進(jìn)行建模和算法驗證,經(jīng)過(guò)仿真后便可以直接將系統映射為基于FPGA的底層硬件實(shí)現方案.可用Simulink提供的圖形化環(huán)境對系統進(jìn)行建模.System Generator for DSP包括被稱(chēng)為Xilinx blockset的Simulink庫和模型到硬件實(shí)現的轉換軟件,可以將Simulink中定義的系統參數映射為硬件實(shí)現中的實(shí)體、結構、端口、信號和屬性.另外,System Generator可自動(dòng)生成FPGA綜合、仿真和實(shí)現工具所需的命令文件,因此用戶(hù)可以在圖形化環(huán)境中完成系統模型的硬件開(kāi)發(fā).圖1為使用System Generator for DSP設計系統的流程圖.

　　在Matlab中,我們可以通過(guò)Simulink的庫瀏覽器使用Xilinx blockset庫中的模塊,Xilinx blockset庫中的模塊可以與Simulink其它庫中的模塊自由組合.Xilinx blockset庫中最重要的模塊是System Gen-erator,利用該模塊可完成系統級設計到基于FPGA的底層硬件設計的轉換工作.可以在System Generator模塊的屬性對話(huà)框中選擇目標FPGA器件、目標系統時(shí)鐘周期等選項.System Generator將Xilinx blockset中的模塊映射為IP庫中的模塊,接著(zhù)從系統參數(例如采樣周期)推斷出控制信號和電路,再將Simulink的分層設計轉換為VHDL的分層網(wǎng)表,之后,System Generator即可調用Xilinx CORE Generator和VHDL模擬、綜合、實(shí)現工具來(lái)完成硬件設計.

　　由于一般的FPGA綜合工具不支持浮點(diǎn)數,因此System Generator模塊使用的數據類(lèi)型為任意精度的定點(diǎn)數,這樣可以實(shí)現準確的硬件模擬.由于Simulink中的信號類(lèi)型是雙精度浮點(diǎn)數,因此在Xil-inx模塊和非Xilinx模塊之間必須插入Gateway In block和Gateway Out block模塊.通常Simulink中的連續時(shí)間信號在Gateway In block模塊中進(jìn)行采樣,同時(shí)該模塊也可將雙精度浮點(diǎn)信號轉換為定點(diǎn)信號,而Gateway Out block模塊則可將定點(diǎn)信號轉換為雙精度浮點(diǎn)信號.大部分Xilinx模塊能夠根據輸入信號類(lèi)型推斷輸出信號的類(lèi)型.如果模塊的精度參數定義為全精度,則模塊將自動(dòng)選擇輸出信號類(lèi)型以保證不損失輸入信號精度,并自動(dòng)進(jìn)行符號位擴展和補零操作.用戶(hù)也可以自定義輸出信號類(lèi)型來(lái)進(jìn)行精度控制.

　　3 使用中需注意的問(wèn)題

　　在FPGA系統設計中,時(shí)鐘的設計十分重要.因此必須正確理解System Generator中的時(shí)鐘和FPGA硬件時(shí)鐘之間的關(guān)系.Simulink中沒(méi)有明確的時(shí)鐘源信號,模塊在系統參數中定義的采樣周期點(diǎn)進(jìn)行采樣.硬件設計中的外部時(shí)鐘源對時(shí)序邏輯電路十分重要.在System Generator模塊中,通過(guò)定義Simulink System Period和FPGA System Clock Period參數可以建立Simulink采樣周期和硬件時(shí)鐘間的關(guān)系,也可通過(guò)設置這些參數來(lái)改變Simulink中模擬時(shí)間和實(shí)際硬件系統中時(shí)間的比例關(guān)系.Simulink的系統周期一般是各模塊采樣周期的最大公約數.FPGA的硬件時(shí)鐘是單位為ns的硬件時(shí)鐘周期.例如,若Simulink中有兩個(gè)模塊,采樣周期分別為2s和3s,而FPGA系統時(shí)鐘周期為10ns,則Simulink系統周期應該為兩個(gè)模塊采樣周期的最大公約數即為1s.這意味著(zhù)Simulink中的1s對應實(shí)際硬件系統的10ns.在生成硬件系統前,System Generator將自動(dòng)檢查用戶(hù)定義的Simulink系統周期參數是否與系統中模塊的采樣周期相沖突,如果沖突,則提示用修改Simulink系統周期參數.

　　有些情況會(huì )導致System Generator模塊產(chǎn)生不確定數(NaN-not a number).如在雙端口RAM模塊中,兩個(gè)端口同時(shí)對模塊中的某一地址進(jìn)行寫(xiě)操作時(shí),該地址中的數據將被標記為NaN.如果模塊中有不確定數出現,則表明該模塊的最終硬件實(shí)現將會(huì )有不可預測的行為,當Simulink進(jìn)行仿真時(shí),System Generator將會(huì )捕捉該錯誤.

　　4 應用實(shí)例

　　圖2是一個(gè)圖像處理應用實(shí)例的系統實(shí)現框圖.該應用實(shí)例使用5×5的二維FIR濾波器完成圖像增強預處理.該系統將輸入圖像分別延遲0×N(N為輸入圖像寬度)、1×N、2×N、3×N、4×N個(gè)采樣點(diǎn)后輸入5個(gè)Line Buffer,數據在Line Buffer中緩存后并行輸入5個(gè)5抽頭的MAC FIR濾波器.濾波器系統存儲于FPGA的塊RAM中,圖像數據經(jīng)濾波器處理后輸出.圖3為L(cháng)ine Buffer實(shí)現框圖,圖4為5×5濾波器框圖.