基于MPC8260處理器和FPGA的DMA接口設計

　　BD(Buffer Descriptors)表是用于指定傳輸方式、源/目的地址和數據長(cháng)度等基本信息的數據結構。BD表的基地址由參數RAM中IBASE寄存器的值指定。除IDMA BD表的基地址之外，IDMA參數RAM內還存放有IDMA BD指針、IDMA傳輸緩沖區的起始地址、IDMA傳輸緩沖區大小和DMA通道模式等IDMA通道信息。IDMA參數RAM的基地址由參數RAM中IDMAx_BASE寄存器的值指定。IDMAx_BASE寄存器的地址是固定的，如IDMA1_BASE在偏移RAM基地址0x87FE的位置。CP就是通過(guò)IDMAx_BASE寄存器找到IDMA參數RAM，再通過(guò)IBASE找到BD表的順序初始化IDMA通道的。具體的寄存器配置可以參考文獻[1]第19章的IDMA編程示例。

　　為了提高通道的傳輸速率，系統中IDMA通道初始化應該注意以下幾點(diǎn)：

　?、?需要在SIU中為FPGA配置UPM模式控制MPC8260和FPGA之間的突發(fā)讀寫(xiě)。不要使用通用目的片選機(GeneralPurpose Chipselect Machine,GPCM)模式。因為MPC8260內存控制的GPCM模式不支持突發(fā)傳輸，IDMA工作在GPCM模式下一方不論傳輸數據的長(cháng)度是否滿(mǎn)足突發(fā)的要求，都只能以普通的單次讀寫(xiě)進(jìn)行。

　?、?把FPGA當作存儲器操作，IDMA工作在內存到內存的雙地址模式下,緩沖區設為最大的2 KB。

　?、?BD表的配置應該與FPGA中的緩沖區一一對應。BD表結構中的CM(Continuous Mode)位應該設置為緩沖鏈模式，在每一個(gè)BD表傳輸完之后，清BD表的有效位；同時(shí)，CP根據下一個(gè)BD表的值自動(dòng)裝載IDMA寄存器進(jìn)行后面的傳輸。

　　IDMA通道初始化以后等待CP發(fā)出START_IDMA命令開(kāi)始傳輸。在最后一個(gè)BD表傳輸結束時(shí)觸發(fā)中斷信號通知PowerPC內核本次傳輸過(guò)程的完成。傳輸過(guò)程中會(huì )發(fā)生改變的通道設置寄存器包括IDMA BD表指針、源地址、目的地址和BD表有效位等，所以在BD表傳輸結束的中斷處理程序中需要恢復這些寄存器為下一次傳輸作準備。

　　2.1.2 中斷處理

　　系統設計中使用了兩類(lèi)中斷方式: IRQ引腳引入的外部中斷和CPM觸發(fā)的內部中斷。初始化過(guò)程包括：使能對應的中斷屏蔽位、選擇中斷優(yōu)先級、連接對應中斷向量號和中斷服務(wù)程序等。為了保證較好的傳輸實(shí)時(shí)性，需要把中斷優(yōu)先級盡量設得高一些。

　　與一般中斷處理過(guò)程的區別在于：MPC8260中斷處理控制器采用分級結構來(lái)擴展中斷信號總數。CPM內的中斷就是二級中斷，需要通過(guò)CPM中斷控制器和SIU中斷控制器兩級中斷控制。本設計中用來(lái)通知內核本次傳輸過(guò)程結束的中斷是CPM內最后一個(gè)BD表傳送結束的信號BC(BD Completed)。BC信號和命令結束等幾個(gè)信號一起通過(guò)SIU中斷掛起寄存器中的IDMA位向內核發(fā)出中斷信號。所以在中斷初始化時(shí)要同時(shí)有效IDMA屏蔽寄存器和SIU中斷屏蔽寄存器對應的比特位。具體的中斷初始化實(shí)例如下：

　　尤其要注意的是，中斷處理程序結束之前的清SIU中斷掛起寄存器，不能直接在SIU中斷掛起寄存器的IDMA位寫(xiě)1，而是要通過(guò)在IDMA事件寄存器的BC位寫(xiě)1來(lái)間接地清SIU中斷掛起寄存器。

　　2.2 FPGA部分程序

　　系統中的FPGA芯片選用Xilinx公司的VirtexII 3000。利用VirtexII內嵌的大容量BlockRAM配置為單口RAM來(lái)做緩沖區，在程序中可以用Xilinx的集成開(kāi)發(fā)環(huán)境ISE 7.1i內部自帶的IP核生成。對FPGA來(lái)說(shuō)，由于數據的輸入/輸出都是順序的，所以?xún)啥硕贾灰?根地址線(xiàn)用于區分相鄰的兩個(gè)數據就可以了。地址線(xiàn)配合內部計數器構成讀寫(xiě)指針，當寫(xiě)指針從緩沖區的一半跳到另外一半時(shí)發(fā)相應的中斷信號。

　　FPGA設計的關(guān)鍵部分是和MPC8260的總線(xiàn)接口設計。通過(guò)適當選擇緩沖區的起始地址和長(cháng)度，可以使MPC8260讀FPGA都以突發(fā)的方式進(jìn)行。設計中，MPC8260對FPGA的突發(fā)讀寫(xiě)遵循自己配置的UPM模式，所以要綜合考慮UPM模式設計和FPGA讀寫(xiě)邏輯設計。在設計UPM模式時(shí)，可以在每次MPC8260鎖定數據總線(xiàn)數據之前由通用功能信號線(xiàn)(General Purpose Line，GPL)產(chǎn)生一個(gè)下降沿通知FPGA往數據總線(xiàn)上寫(xiě)新數據；或者通過(guò)GPL把總線(xiàn)時(shí)鐘送到FPGA達到收發(fā)同步來(lái)完成MPC8260與FPGA之間的讀寫(xiě)。

　　3 總結

　　結合MPC8260的中斷處理和IDMA傳輸機制，設計了一種MPC8260和FPGA之間的高速數據傳輸接口。測試結果顯示：采用循環(huán)讀的方式把FPGA中的數據復制到SDRAM中，數據傳輸速率只有11 Mbps左右；而采用本文介紹的IDMA方式，最高速率能夠達到500 Mbps，并且內核占用率較低，實(shí)驗結果完全能夠滿(mǎn)足系統設計需求。本研究對于PowerPC系列CPU的接口設計有一定的參考價(jià)值。

　　參考文獻

　　[1] Freescale. MPC8260 PowerQUICCTM II Family Reference Manual .MPC8260RM Rev.2, 2005-12.

　　[2] Freescale. MPC8260 PowerQUICCTM II IDMA Functionality.Rev. 3,2006-02.

　　[3] Freescale. MPC8260 IDMA Timing Diagrams. Rev. 4,2006-07.