FPGA實(shí)現32階FIR數字濾波器的硬件電路方案

　　在數字信號處理中，數字濾波器的應用是極其廣泛和重要的單元。與模擬濾波器相比，數字濾波器可以克服模擬濾波器所無(wú)法克服的電壓漂移，溫度漂移以及噪聲等問(wèn)題。數字濾波器根據沖擊響應函數的特性，可以分為IIR濾波器和FIR濾波器兩種。由于FIR濾波器只有零點(diǎn)、系統穩定等諸多優(yōu)點(diǎn)。

　　1 FlR低通濾波器的窗函數實(shí)現

　　理想的濾波器頻率響應中傅里葉反變換ha（n）一定是無(wú)限長(cháng)的序列，而且是非因果的，而實(shí)際要設計的濾波器h（n）是有限長(cháng)的，因此要用有限長(cháng)來(lái)逼近無(wú)限長(cháng)的，其方法就是用一個(gè)有限長(cháng)度的窗口函數序列ω（n）來(lái)截取，即：

　　常見(jiàn)的窗函數有矩形窗、巴特利特窗、漢寧窗、哈明窗、布萊克曼窗、凱澤窗。其中，凱澤窗提供了可變的過(guò)渡帶寬。本文采用凱澤窗對FIR濾波器進(jìn)行設計，其窗函數表達式為：

　　I0［·］為第一類(lèi)變形零階貝賽爾函數，形狀參數β為依賴(lài)于濾波器階數M的參數，用來(lái)調整主瓣寬度與旁瓣衰減，選擇M可產(chǎn)生各種過(guò)渡帶寬和接近最優(yōu)的阻帶衰減。給定通帶截止頻率ωp，阻帶起始頻率ωs，阻帶衰減As，凱澤窗設計中有經(jīng)典公式可供使用，如下：

　　過(guò)渡帶寬：

　　濾波器階數：

　　形狀參數：

　　假設低通數字濾波器設計指標如下：

　　采用上面介紹的凱澤窗，利用Matlab編程計算得到32階FIR低通濾波器參數如下：

　　32階FIR低通濾波器幅頻特性圖如圖1所示。

　　上述求得的系數是浮點(diǎn)型的，而在FPGA設計中使用的數據是定點(diǎn)型的，所以在設計濾波器之前要將系數轉化為定點(diǎn)型，即系數的量化。為了兼顧精度和所占用的資源，本文的系數用12位二進(jìn)制來(lái)量化，得到的整數系數結果如下：

　　2 并行分布式算法原理及FPGA設計

　　32階FIR濾波器的差分方程表達式為：

　　式中：x（n）為輸入；y（n）為輸出；h（n）為濾波器系數。

　　設x（n）用二進(jìn)制可表示為：

　　其中，最高位為符號位。則式（7）可寫(xiě)為：

　　式（10）為并行分布式算法，由上可以看出并行分布式算法是將濾波器表達式重新排列，分別加權求和。與傳統算法最大的不同之處是在FPGA設計過(guò)程中以查找表代替乘法器，即根據輸入數據的不同，將對應的濾波器系數預先求和保存在ROM中，也就是將每一項的乘法求和通過(guò)并行結構查表尋值完成，提高運行速度。

　　具體FPGA實(shí)現時(shí)，首先將12位的輸人數據并行輸入到12列32位移位寄存器分別寄存，然后以寄存器中的值為地址，對應于查找表的結果，按照式（10），每列進(jìn)行相應二次冪加權，最后各列累加，在第32個(gè)數據完全輸入之后得到正確的濾波器輸出?？梢詫?2位的查找表劃分為四個(gè)8位的查找表，從而降低對ROM的需求。

　　在本設計中可采用多級流水線(xiàn)技術(shù)，也就是將在明顯制約系統速度的長(cháng)路徑上插入幾級寄存器，雖然流水線(xiàn)會(huì )影響器件資源的使用量，但它降低了寄存器間的傳播時(shí)延，允許維持高的系統時(shí)鐘速率。

　　3 FPGA仿真與驗證

　　FPGA（Field-Programmable Gate Array），即現場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數有限的缺點(diǎn)。

　　FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內部連線(xiàn)（Interconnect）三個(gè)部分。 現場(chǎng)可編程門(mén)陣列（FPGA）是可編程器件。與傳統邏輯電路和門(mén)陣列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的結構，FPGA利用小型查找表（16×1RAM）來(lái)實(shí)現組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅動(dòng)其他邏輯電路或驅動(dòng)I/O，由此構成了即可實(shí)現組合邏輯功能又可實(shí)現時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線(xiàn)互相連接或連接到I/O模塊。

　　由于直接將大量數據進(jìn)行硬件仿真驗證很不方便，因此利用Matlab產(chǎn)生一個(gè)采樣頻率為100 MHz，頻率分別為1 MHz與30 MHz的兩個(gè)正弦信號相加后，作為輸入信號。vec文件，導入到QuartusⅡ中進(jìn)行仿真，時(shí)序功能仿真結果如圖2所示。

　　其中，clk為時(shí)鐘信號，x_in為濾波器輸入信號，y為濾波器輸出信號。圖2并不能很直觀(guān)地看出并行分布式算法產(chǎn)生的濾波效果，可以將QuartusⅡ中。vwf文件轉化為。tbl文件，在Matlab中按照一定形式編程可以得到時(shí)域及頻域波形圖，如圖3，圖4所示。

　　圖3，圖4中，軟件仿真是直接在Matlab中用輸入信號與濾波系數卷積得到的，在時(shí)域波形中軟件仿真輸出信號與理想信號相比有一定時(shí)間延遲，而QuartusⅡ仿真與軟件仿真結果中幅度的差別是由于硬件輸入量化產(chǎn)生的。

　　從時(shí)域或者頻域波形圖可以看出，頻率為30 MHz的信號被濾除掉，只有頻率為1 MHz的信號通過(guò)濾波器，達到了濾波的目的。

　　4 結 語(yǔ)

　　本設計選用Stratix系列芯片，最大處理速度可以達到200 MHz以上。本文沒(méi)有考慮線(xiàn)性相位的濾波器對稱(chēng)性，在考慮線(xiàn)性相位的基礎之上結合一些其他算法可以降低器件數量和進(jìn)一步提高處理速度。由于FPGA器件的可編程特性，在本設計中可以修改濾波器參數，得到高速處理的高通或者帶通數字濾波器，具有一定實(shí)用價(jià)值。另外，本文利用QuartusⅡ與Matlab聯(lián)合仿真，極大地提高了FPGA的設計效率。