基于A(yíng)RM的可定制MCU可替代FPGA

　　如今的產(chǎn)品生命周期可能短至六個(gè)月，因此在這種情況下要想取得定制ASIC的低成本、低功耗和高性能優(yōu)勢幾乎是不可能的。定制ASIC的設計周期通常要一年左右，這通常要比終端產(chǎn)品的生命周期還要長(cháng)。另外，標準單元ASIC還具有NRE費用(非重復工程成本)，對于基本的0.13微米設計，該成本約為30萬(wàn)美元，而對于具有復雜IP內容的90nm設計將超過(guò)100萬(wàn)美元。因而當每年的批量小于10萬(wàn)片時(shí)，從經(jīng)濟角度看就不具有可行性。

　　為此人們研發(fā)出了平臺化或結構化ASIC，它們具有預設計的IP塊和可編程的ASIC門(mén)，可顯著(zhù)降低成本并縮短設計周期。這種方案將設計周期從一年甚至更長(cháng)的時(shí)間縮短到幾個(gè)月，還將NRE成本降低到大約15萬(wàn)美元，不過(guò)與門(mén)陣列相關(guān)的較大尺寸使得單片成本過(guò)高而無(wú)法補償NRE。

　　利用現成的標準微控制器來(lái)實(shí)現設計通常會(huì )較快且具有較高的成本效益，許多微控制器都是系統級芯片(SoC)，能夠提供大量的網(wǎng)絡(luò )功能和人機接口功能，例如LCD控制器和相機接口。這些現成的SoC常常具有所有功能，性能高且成本低，采用基于單元的ASIC即可實(shí)現。但是， 需要硬件加速的一些設計中要求一些高強度運算的功能，如Turbo編碼、GPS環(huán)形解調器和圖形處理等，它們都需要用硬件實(shí)現。未來(lái)發(fā)展趨勢是利用FPGA來(lái)實(shí)現這些DSP功能。由于工藝技術(shù)的進(jìn)步，這種設計的成本將明顯降低，而且幾乎有完全取代平臺ASIC。

　　不過(guò)，FPGA也有一些缺點(diǎn)，最顯著(zhù)的是功耗高，執行速度慢，FPGA中IP的安全性也相對較差。盡管其成本下降很快，但當批量達到1萬(wàn)片時(shí)，其批量成本就不再下降了。因此FPGA還比較貴。

　　目前有種新的ASIC技術(shù)，它采用一種金屬-可編程的單元結構(MPCF)，所實(shí)現的硅片效率與單元ASIC相當(在130nm工藝上為170K-210K門(mén)/mm2)。例如，在130nm工藝節點(diǎn)，利用MCPF實(shí)現一個(gè)D觸發(fā)器(DFF)所用的硅片面積與標準單元相比幾乎相同(圖1：用130nm MPCF和130nm 標準單元實(shí)現的D觸發(fā)器)。

　　目前正在利用MPCF技術(shù)開(kāi)發(fā)可定制的微控制器，它不僅具有單元ASIC的超低單片成本優(yōu)勢，還具備結構化ASIC的低NRE和不到兩個(gè)月設計周轉期的優(yōu)點(diǎn)?；旧?，具有SoC級集成度的現有MCU結合金屬化可編程單元結構就可用來(lái)實(shí)現可定制的SoC平臺。

　　作為這種可定制微處理器的一個(gè)例子，它采用了基于200 MHz ARM926EJ-S的現有MCU，帶有用于確定性處理且均為16 Kbytes的緊耦合程序和數據高速緩存，32 Kbytes的附加SRAM，32 Kbytes的ROM以及支持網(wǎng)絡(luò )、數據傳輸、人機接口的外設，并增加了一個(gè)等效于28K 或 56K FPGA LUTs (250K 或 500K 可布線(xiàn) ASIC門(mén))的金屬化可編程塊(MP)。(圖2- AT91CAP9方框圖)。器件上已有的外設包括USB 主機和器件、10/100 以太網(wǎng)MAC、LCD控制器、用于連接CAN、MCI和SPI總線(xiàn)的圖像傳感接口。

圖1：用130nm MPCF和130nm 標準單元實(shí)現的D觸發(fā)器。

圖2： AT91CAP9框圖。

　　用MPCF技術(shù)實(shí)現的MP塊大得足以實(shí)現一個(gè)二級ARM處理器核、一個(gè)數字信號處理(DSP)、一些額外的標準(或非標準)的接口以及其他的復雜邏輯塊，如GPS環(huán)形解調器。它具有眾多固有功能和專(zhuān)用的外部連接，可以提高特殊應用邏輯單元的實(shí)現效率。它內部含有多個(gè)分布式的單口和雙口RAM塊，能夠與需要它們的邏輯單元實(shí)現緊耦合。MP塊的時(shí)鐘可以來(lái)自時(shí)鐘發(fā)生器和電源管理控制器的所有時(shí)鐘。這為其內部所實(shí)現的特殊應用邏輯單元的定時(shí)提供了最大的靈活性。

　　所有外設都實(shí)現了DMA進(jìn)行外設和存儲器之間的數據傳輸。否則，外設和存儲器之間的數據傳送將耗盡ARM9的資源。例如，一個(gè)20Mbps的高速SPI數據傳送將需要占用ARM的所有周期。簡(jiǎn)單的DMA在每臺外設的芯片上實(shí)現，并由一個(gè)卸載數據傳送任務(wù)的DMA控制器來(lái)管理，這樣，在進(jìn)行20Mbps SPI傳輸的同時(shí)，還能留出88%的ARM9周期用于程序處理(圖2)。此外，還有一個(gè)四通道DMA控制器負責以太網(wǎng)MAC、LCD控制器和相機接口。

　　一個(gè)具有六主和六從的六層高級高速總線(xiàn)(AHB)矩陣可以徹底消除總線(xiàn)競爭。六主分別是CPU數據、CPU指令、外設DMA控制器、以太網(wǎng)和USB主機。而六從則是存儲器、USB器件以及外設總線(xiàn)橋。任何一個(gè)主在需要時(shí)都可以控制任何可用的總線(xiàn)。正因為總線(xiàn)數量與主一樣的多，因此根本不會(huì )出現任何總線(xiàn)競爭。

　　MP塊的外部連接包括到AHB總線(xiàn)矩陣的多路主連接和從連接、在MP塊中實(shí)現的用于外設的一組中斷線(xiàn)、一組外設使能線(xiàn)、兩套并行的專(zhuān)用I/O口和一個(gè)到USB接收器的復用連接。這樣，就可以在MP塊里實(shí)現第二個(gè)USB設備。

　　該芯片包括一個(gè)SD/MMC存儲卡接口(MCI)和一個(gè)外部總線(xiàn)接口(EBI)，這些接口支持SDRAM、帶誤碼糾錯(ECC)功能的NAND閃存以及支持可與板上GByte-plus的True IDE模式接口連接的CompactFlash，或者包括USB記憶棒的可移動(dòng)存儲器。

　　一個(gè)完整集成的系統控制器可管理設備的中斷處理、復位、啟動(dòng)/關(guān)機、定時(shí)、電源管理和并行I/O控制，因而支持實(shí)時(shí)操作。

　　金屬可編程塊

　　金屬可編程塊具有眾多的內部功能和專(zhuān)門(mén)的外部連接，可提高特殊應用邏輯單元的實(shí)現效率。在內部，它含有多個(gè)與需要它們的邏輯單元緊耦合的單端/雙端口RAM塊(圖3：金屬可編程塊接口)。

圖3：金屬可編程塊接口。

　　MP的外部連接包括：

　　1. 連接到AHB總線(xiàn)矩陣的多路并行主連接和從連接。它們與專(zhuān)用的DMA通道一起，可以經(jīng)配置產(chǎn)生連接到特殊應用邏輯單元的高帶寬數據鏈路。如果在MP塊中需要APB外設，可以在內部構建一個(gè)AHB/APB橋和外設DMA控制器(PDC)，以便提供所需的接口;

　　2. 一組中斷線(xiàn)。該中斷線(xiàn)使特殊應用邏輯單元產(chǎn)生由高級中斷控制器處理的中斷;

　　3. 一組外設使能線(xiàn)。它允許特殊應用邏輯單元在設備的固定端口中連接或斷開(kāi)外設;

　　4. 兩組并行的專(zhuān)用I/O口。它們提供大量用于特殊應用邏輯單元的外部I/O，也能提供連接到MP塊的I/O的電氣特性;

　　5. 一個(gè)到USB接收器的復用連接。這使得在MP塊中可以實(shí)現第二個(gè)USB器件。

　　MP塊的時(shí)鐘可以來(lái)自時(shí)鐘發(fā)生器和電源管理控制器的所有時(shí)鐘。這為其內部實(shí)現的特殊應用邏輯單元的定時(shí)提供了最大的靈活性。

　　設計流程

　　基于MPCF的可定制微控制器的設計流程與采用現成ARM9 MCU和FPGA的設計流程非常類(lèi)似。實(shí)際上，為了試探市場(chǎng)，MCU+FPGA設計可能進(jìn)行批量制造。一旦證明成功，整個(gè)設計流程就可以直接移植到可定制的微控制器上。

　　FPGA寄存器傳輸級(RTL)網(wǎng)表可以被直接移植到已經(jīng)包含AHB接口、DMA通道以及I/O通道的MP功能塊上。

　　平臺中的所有外設/接口都提供了設備驅動(dòng)程序。它們也可以作為模板用作MP功能塊中定義的外設/接口的等效驅動(dòng)程序。

　　業(yè)界領(lǐng)先的操作系統都已經(jīng)具有到可定制微處理器架構的端口。這些軟件模塊與應用代碼模塊和用戶(hù)接口的集成可以與硬件開(kāi)發(fā)并行進(jìn)行。

　　系統規范和硬件/軟件劃分

　　可定制MCU設計流程的一個(gè)主要優(yōu)點(diǎn)是可以在硬件生產(chǎn)之前的仿真階段中對硬件/軟件進(jìn)行驗證，如果需要的話(huà)還可以加以修正。這樣可以節省時(shí)間和重新流片的昂貴費用。

　　定制MP功能塊的工作通常由客戶(hù)和合格的第三方設計公司共同完成。第一階段主要是開(kāi)發(fā)特殊應用的硬件塊和相關(guān)的軟件驅動(dòng)程序。在絕大多數情況下，硬件塊編碼用的是Verilog RTL ，而軟件開(kāi)發(fā)用的是C、 C++ 或ARM匯編語(yǔ)言。

　　已經(jīng)寫(xiě)入由MCU供應商提供并針對MP Block RTL代碼開(kāi)發(fā)的模板中的功能塊的占位符(placeholder)實(shí)例化可以簡(jiǎn)化將特殊應用功能塊集成到MP功能塊中去的工作。為AHB主/從設備和APB從設備提供有不同的模板。在某些功能塊中，DMA或PDC連接是預先編程好的。例如，一個(gè)帶有PDC連接的APB連接功能的HDL如下所示：

　　需要驗證MP功能塊的RTL代碼與微控制器的固定端口之間的兼容性。然后再利用供應商提供的特殊工藝目標庫對RTL代碼進(jìn)行綜合，并對整個(gè)器件執行功能仿真。

　　平臺的低級設備驅動(dòng)程序由MCU產(chǎn)商提供，而MP功能塊的驅動(dòng)程序則來(lái)自用戶(hù)或者第三方設計公司。這些驅動(dòng)程序再與編程MCU和外設/接口的應用模塊集成在一起。如果需要操作系統，可以從有資質(zhì)的第三方獲得pre-ported版本并集成進(jìn)軟件包中。軟件包還需要利用業(yè)界標準的開(kāi)發(fā)工具進(jìn)行測試。當然也可以在該階段進(jìn)行硬件/軟件的協(xié)同仿真。

　　仿真

　　設計流程的關(guān)鍵步驟是硬件和至少低層軟件的仿真。AT91CAP仿真板包括一個(gè)完全互補的存儲器、標準接口、網(wǎng)絡(luò )和可配置連接(圖4：AT91CAP仿真板)。

圖4：AT91CAP仿真板。

　　實(shí)際經(jīng)驗證明，這種仿真步驟幾乎總能發(fā)現設備的硬件和/或軟件、或者設備硬件/軟件接口中的各種錯誤。在這一階段對設備完整設計的校正和再測試能力是縮短設計時(shí)間和降低設計成本的主要因素，它能提高首次流片和軟件開(kāi)發(fā)成功的概率。額外的好處是最終設計的仿真版本可以用作未來(lái)設計反復的起點(diǎn)，從而大大節省設計工作量。

　　可定制MCU供應商利用針對設備和MP塊的固定端口確立的底層規劃實(shí)施布局和布線(xiàn)。只需要對MP塊的金屬層進(jìn)行布局布線(xiàn)。后版圖仿真可以確保不違反時(shí)序約束。

　　該方案的優(yōu)點(diǎn)之一是設計團隊無(wú)需等待設計原型就能完成軟件開(kāi)發(fā)。應用軟件的開(kāi)發(fā)和測試可以和布局布線(xiàn)與原型制造同時(shí)進(jìn)行。一旦設備和軟件在目標應用中得到驗證，客戶(hù)就可以基于滾動(dòng)預測正式地批準產(chǎn)品的批量生產(chǎn)。因為掌握著(zhù)空白晶圓的庫存，因此可以根據市場(chǎng)的需求隨時(shí)調整實(shí)際產(chǎn)量。

　　當設備的批量需求滿(mǎn)足投資需求時(shí)，網(wǎng)表可以被重新映射到完全標準單元的設計，帶來(lái)的優(yōu)點(diǎn)是減小裸片尺寸，提高性能并降低功耗。

　　沒(méi)有ASIC NRE和設計周期的ASIC性?xún)r(jià)比

　　具有金屬可編程單元結構的可定制微控制器可以幫助設計師將他們的定制IP集成到準現成的解決方案中。它能提供全定制ASIC的成本、功耗和性能優(yōu)勢，而NRE和設計周期與現成的MCU+FPGA設計沒(méi)有太多的區別。