基于A(yíng)VR和CPLD編程的高速數據采集存儲系統設計

　　對于一個(gè)成型的探測系統而言，通常都是有采集儲存部分的，無(wú)論是電信號、光信號、聲音信號、磁信號等在被探測器接收到后大部分都需要轉化為數字信號傳給處理器才能完成分析、判斷的過(guò)程。對于需要高速采集并存儲的系統，在基于CPLD、AVR等控制高速ADC、儲存等技術(shù)的基礎上，本文設計低成本、高速采集存儲的硬件實(shí)現。

　　1 系統總體設計方案

　　系統利用ATmegal62作為主控制器，CPLD用于產(chǎn)生控制時(shí)序，二者相結合協(xié)調進(jìn)行數據的采集與傳輸控制。圖1給出其系統總體設計方案框圖。

　　數據采集系統的工作原理是：模擬量信號經(jīng)過(guò)傳感器后轉化成電壓量，通過(guò)ADC將模擬量轉換為數字量，而后進(jìn)行傳輸存儲和處理。在本系統中，在CPLD和AVR的控制下，將采集到的模擬信號經(jīng)過(guò)A/D器件轉換之后，轉換結果先緩存到FIFO，再轉存到非易失性Flash陣列中，其中FIFO不但可以實(shí)現緩存功能，還可以解決A/D轉換之后數據位數跟Flash存儲器的數據線(xiàn)位數不匹配的矛盾。

　　1.1 采集部分

　　本系統應用的A/D轉換器是MAXl308，它具有8通道可編程配置，可接收數字輸入分別激活每一路通道;100 ps通道間T/H匹配;轉換時(shí)間為0.72(單通道)，0.9(2通道)，1.26(4通道)，1.98μs(8通道);吞吐率為1 075(單通道)，90(2通道)，680(4通道)，456千次/秒(8通道)。其他特性包括20 MHz T/H輸入帶寬、并具有內部時(shí)鐘、內部(+2.5 V)或外部(+2.0～+3.O V)基準，以及低功耗省電模式。

　　1.2 控制與存儲部分

　　如圖2所示是4個(gè)Flash模塊組采用流水線(xiàn)(pipeline)操作，使用該方式可以克服Flash寫(xiě)入速度較慢的缺點(diǎn)。Flash存儲器的寫(xiě)入有2個(gè)階段：數據加載階段(通過(guò)I/0端口將數據寫(xiě)入頁(yè)寄存器)和編程階段(在芯片內部，將頁(yè)寄存器的數據傳輸到存儲單元)。由于編程階段是自動(dòng)進(jìn)行的，不需要外部系統的干預，控制器可以進(jìn)行其他事務(wù)的處理，如有效塊地址的運算等，從而節省系統開(kāi)銷(xiāo)。NAND型Flash存儲器的寫(xiě)操作以流水線(xiàn)方式進(jìn)行，首先加載第1個(gè)Flash模塊組，數據加載完后，第1個(gè)模塊組進(jìn)入自動(dòng)編程階段：再加載第2個(gè)Flash模塊組，數據加載完后，第2個(gè)模塊組進(jìn)入自動(dòng)編程階段;然后依次對第3個(gè)乃至第4個(gè)模塊組進(jìn)行操作，當第4個(gè)模塊組數據加載完后，第1個(gè)存儲模塊組已經(jīng)自動(dòng)編程結束，接著(zhù)再加載和自動(dòng)編程形成流水線(xiàn)的工作方式。從整個(gè)系統總體效果來(lái)看，它一直在進(jìn)行存儲加載數據。

　　2 程序設計與實(shí)現

　　編程實(shí)現采集部分的功能，采集部分時(shí)序圖如圖3所示。任意選擇兩條通道進(jìn)行內部時(shí)鐘分析，圖中為第3通道和第7通道，當控制信號產(chǎn)生低電平時(shí)，控制引腳起作用，觸發(fā)采集功能，同時(shí)EOC引腳電平至低。在tCTR段時(shí)間后讀信號被啟動(dòng)經(jīng)過(guò)tACC的時(shí)間后，12位數據將出現在DO-D11引腳上。在整個(gè)采集、存儲過(guò)程中其他通道和通道3、通道7一樣，隨后將數據存入數據緩存器中。

　　2.1 控制A/D轉換程序設計

　　根據控制存儲的要求，首先要設計控制A/D轉換的狀態(tài)機，用來(lái)確定A/D轉換的狀態(tài)，根據MAXl308工作時(shí)序特點(diǎn)而設計的控制A/D轉換的狀態(tài)機轉換圖如圖4所示。實(shí)現控制A/D轉換的狀態(tài)機部分主要VHDL程序源代碼如下：

　　將程序下載至CPLD中運行調試，經(jīng)過(guò)對電路的調試和測量，控制8通道A/D同時(shí)轉換的狀態(tài)機產(chǎn)生的示波器時(shí)序波形如圖5所示，其中，0、1、2、3、4分別對應的是圖3中的CONVST、EOC、EOLC、CS、RD，而第5通道是對FIF0的寫(xiě)信號。從示波器顯示的波形圖可以看出產(chǎn)生的8個(gè)連續的脈沖對應位置完全滿(mǎn)足圖3所要求的時(shí)序要求，也就是說(shuō)在控制器同時(shí)控制8路信號的采集時(shí)不會(huì )出現時(shí)序混亂的情況。由此可知，采用本系統中設計的采集程序可以實(shí)現同時(shí)采集的要求，并且根據采集的脈沖寬度分析可知該系統能滿(mǎn)足采集速度為10 Mb/s的設計要求。

　　2.2 控制Flash存儲程序設計

　　4個(gè)Flash存儲器的流水線(xiàn)工作原理如圖2所示，對單獨的每一片Flash來(lái)說(shuō)每一次存儲都是在上一次存儲過(guò)程中加載完成后進(jìn)行，而對于由4片Flash存儲器組成的整個(gè)系統，它一直在加載存儲數據，這樣可以保證存儲速度大于采集速度，從而保證存儲過(guò)程中不會(huì )因單片Flash存儲速度慢而造成丟失數據。實(shí)現Flash存儲的主要程序：

　　在數據加載期間本系統應采用DMA傳輸控制方式，即：每當FIF0的半滿(mǎn)標志信號HF產(chǎn)生一次有效電平時(shí)，ATmegal62就啟動(dòng)一次中斷，在中斷程序中，ATmegal62將產(chǎn)生NAND Flash命令和有效地址，以及啟動(dòng)DMA控制器。一旦DMA控制器啟動(dòng)，ATmegal62就將轉入后臺進(jìn)行有效地址的運算等，從而參與數據傳輸過(guò)程，整個(gè)數據從FIFO到Flash存儲器的傳輸過(guò)程是由CPLD內部編寫(xiě)的DMA控制器控制完成。啟動(dòng)一次DMA控制器傳輸一頁(yè)2048個(gè)字節的數據，一次中斷完成16 K字節的傳輸。其示波器時(shí)序如圖6所示：第0，1，2，3通道是FIF0的讀數據時(shí)序波形，第4通道是Flash的寫(xiě)通道時(shí)序波形。

　　3 結論

　　通過(guò)使用AVR和CPLD編程，設計實(shí)現了一種成本低且可實(shí)現10 Mb/s以上并行采集數據率的高速數據采集存儲系統。在分析MAXl308特性及轉換時(shí)序的基礎上，設計完成了A/D轉換器及其外圍電路，并通過(guò)調試可知時(shí)序穩定。通過(guò)VHDL語(yǔ)言實(shí)現了采集模塊、控制與存儲模塊和Flash存儲功能。在完成硬件連接后調試，試驗結果顯示，該設計能夠實(shí)現低成本高速采集，多路同時(shí)采集速度大于10 Mb/s采集系統，具有一定的實(shí)用價(jià)值。