Cortex—M3的異常處理機制研究

　　可見(jiàn)，由于采用處理器狀態(tài)硬件保存，Cortex—M3處理器少用了18周期，節省了42．8％的異常開(kāi)銷(xiāo)。

　　3．2 處理器響應遲到異常

　　Cortex—M3和ARM7在處理遲到高優(yōu)先級異常時(shí)的差異如圖6所示。

　　當IRQ2正在為執行ISR2保存處理器狀態(tài)時(shí)，遲到了一個(gè)優(yōu)先級更高的異常IRQl。這時(shí)ARM7繼續進(jìn)行壓棧操作。在壓棧操作完成后，ARM7繼續為執行ISRl進(jìn)行壓棧操作，然后執行ISRl。其實(shí)，兩次壓棧操作所保存的內容是一樣的。因此，Cortex—M3對這個(gè)階段的操作進(jìn)行了優(yōu)化，引進(jìn)了遲到異常技術(shù)，只進(jìn)行一次的壓棧操作。并且在ISRl執行完成之后，Cortex—M3沒(méi)有進(jìn)行出棧操作，而是通過(guò)一個(gè)6周期的尾鏈，直接進(jìn)入ISR2的執行。

　　在上面的例子中，ARM7處理器的異常開(kāi)銷(xiāo)：

　　其中，TARM7_later和TM3_later分別為ARM7和Cortex—M3處理遲到異常所用的時(shí)間開(kāi)銷(xiāo)；Ttail-chaining為Cortex—M3處理尾鏈所用的時(shí)間。

　　通過(guò)計算可以看出，Cortex—M3少用了44周期，節省65％的異常開(kāi)銷(xiāo)。

　　3．3 處理器處理back-to-back異常

　　若一個(gè)新的異常在上一個(gè)異常寄存器出棧時(shí)到來(lái)，ARM7和Cortex—M3的處理方式也有很大不同。Cortex—M3和ARM7在處理back—to—back異常時(shí)的差異如圖7所示。ARM7繼續當前的出棧操作，在出棧操作完成后，處理器為執行ISR2進(jìn)行壓棧操作，然后執行ISR2。其實(shí)，這時(shí)候處理器出棧和壓棧的內容是一致的。Cortex—M3同樣優(yōu)化了這個(gè)階段的操作，引進(jìn)了尾鏈機制。當IRQ2到來(lái)時(shí)，Cortex—M3立即中止已經(jīng)進(jìn)行了8個(gè)周期的出棧操作，轉而進(jìn)行尾鏈操作，然后執行ISR2。

　　在處理back—to—back異常時(shí)，ARM7處理器用在ISRl到ISR2轉換的異常開(kāi)銷(xiāo)：

　　TARM_btb=TARM7_POP+TARM7_PUSH=16+26=42周期Cortex-M3處理器用在ISRl到ISR2轉換的異常開(kāi)銷(xiāo)：

　　TM3_btb=Tcancel+Ttail-chaining=8+6=14周期

　　其中，TARM_btb和TM3_btb分別為ARM7和Cortex—M3處理back—to—back異常轉換所用的時(shí)間開(kāi)銷(xiāo)；Tcancel為發(fā)生尾鏈時(shí)Cortex—M3已用于狀態(tài)恢復的時(shí)間。

　　通過(guò)計算可以看出，Cortex—M3少用了28周期。其實(shí)，Cortex—M3處理器用在ISRl到ISR2轉換的異常開(kāi)銷(xiāo)最低可以?xún)?yōu)化到只用6個(gè)周期，這樣就極大地提高了back—to—back異常的響應能力。

　　結 語(yǔ)

　　本文闡述了Cortex—M3處理器的異常處理機制。通過(guò)和ARM7進(jìn)行比較，量化分析了Cortex一M3在異常處理方面的優(yōu)勢，對工程師使用Cortex—M3的異常處理會(huì )有一定參考和幫助。