ARM,DSP,FPGA,CPLD,SOPC,SOC區別和聯(lián)系

●具有可保證性能的集成存儲器控制邏輯

●提供單片CPLD和可編程PHY方案

由于有這些優(yōu)點(diǎn),設計建模成本低,可在設計過(guò)程的任一階段添加設計或改變引腳輸出,可以很快上市。

CPLD的結構

CPLD是屬於粗粒結構的可編程邏輯器件。它具有豐富的邏輯資源(即邏輯門(mén)與寄存器的比例高)和高度靈活的路由資源。CPLD的路由是連接在一起的,而FPGA的路由是分割開(kāi)的。FPGA可能更靈活,但包括很多跳線(xiàn),因此速度較CPLD慢。

CPLD以群陣列(array of clusters)的形式排列,由水平和垂直路由通道連接起來(lái)。這些路由通道把信號送到器件的引腳上或者傳進(jìn)來(lái),并且把CPLD內部的邏輯群連接起來(lái)。

之所以稱(chēng)作粗粒,是因為,與路由數量相比,邏輯群要大得到。CPLD的邏輯群比FPGA的基本單元大得多,因此FPGA是細粒的。

CPLD最基本的單元是宏單元。一個(gè)宏單元包含一個(gè)寄存器(使用多達16個(gè)乘積項作為其輸入)及其它有用特性。

因為每個(gè)宏單元用了16個(gè)乘積項,因此設計人員可部署大量的組合邏輯而不用增加額外的路徑。這就是為何CPLD被認為是"邏輯豐富"型的。

宏單元以邏輯模塊的形式排列(LB),每個(gè)邏輯模塊由16個(gè)宏單元組成。宏單元執行一個(gè)AND操作,然后一個(gè)OR操作以實(shí)現組合邏輯。

每個(gè)邏輯群有8個(gè)邏輯模塊,所有邏輯群都連接到同一個(gè)可編程互聯(lián)矩陣。

每個(gè)群還包含兩個(gè)單端口邏輯群存儲器模塊和一個(gè)多端口通道存儲器模塊。前者每模塊有8,192b存儲器,后者包含4,096b專(zhuān)用通信存儲器且可配置為單端口、多端口或帶專(zhuān)用控制邏輯的FIFO。

CPLD有什麼好處?

I/O數量多

CPLD的好處之一是在給定的器件密度上可提供更多的I/O數,有時(shí)甚至高達70%。

時(shí)序模型簡(jiǎn)單CPLD優(yōu)于其它可編程結構之處在于它具有簡(jiǎn)單且可預測的時(shí)序模型。這種簡(jiǎn)單的時(shí)序模型主要應歸功于CPLD的粗粒度特性。

CPLD可在給定的時(shí)間內提供較寬的相等狀態(tài),而與路由無(wú)關(guān)。這一能力是設計成功的關(guān)鍵,不但可加速初始設計工作,而且可加快設計調試過(guò)程。

粗粒CPLD結構的優(yōu)點(diǎn)

CPLD是粗粒結構,這意味著(zhù)進(jìn)出器件的路徑經(jīng)過(guò)較少的開(kāi)關(guān),相應地延遲也小。因此,與等效的FPGA相比,CPLD可工作在更高的頻率,具有更好的性能。

CPLD的另一個(gè)好處是其軟件編譯快,因為其易于路由的結構使得布放設計任務(wù)更加容易執行。

細粒FPGA結構的優(yōu)點(diǎn)

FPGA是細粒結構,這意味著(zhù)每個(gè)單元間存在細粒延遲。如果將少量的邏輯緊密排列在一起,FPGA的速度相當快。然而,隨著(zhù)設計密度的增加,信號不得不通過(guò)許多開(kāi)關(guān),路由延遲也快速增加,從而削弱了整體性能。CPLD的粗粒結構卻能很好地適應這一設計布局的改變。

靈活的輸出引腳

CPLD的粗粒結構和時(shí)序特性可預測,因此設計人員在設計流程的后期仍可以改變輸出引腳,而時(shí)序仍保持不變。

新的CPLD封裝

CPLD有多種密度和封裝類(lèi)型,包括單芯片自引導方案。自引導方案在單個(gè)封裝內集成了FLASH存儲器和CPLD,無(wú)須外部引導單元,從而可降低設計復雜性并節省板空間。在給定的封裝尺寸內,有更高的器件密度共享引腳輸出。這就為設計人員提供了"放大"設計的便利,而無(wú)須更改板上的引腳輸出。

●arm是一種嵌入式芯片，比單片機功能強，可以針對需要增加外設。類(lèi)似于通用cpu，但是不包括桌面計算機。

DSP主要用來(lái)計算，計算功能很強悍，一般嵌入式芯片用來(lái)控制，而DSP用來(lái)計算，譬如一般手機有一個(gè)arm芯片，主要用來(lái)跑界面，應用程序，DSP可能有兩個(gè)，adsp,mdsp，或一個(gè)，主要是加密解密，調制解調等。

●ARM其實(shí)就是一個(gè)知識產(chǎn)權，ARM公司本身不生產(chǎn)芯片，但是向其它公司提供授權。

alterA有嵌入ARM內核的SOPC芯片，搜搜應該能搜的到的。

如果自己設計一個(gè)ARM芯片，顯然是不大可能的，即使設計出來(lái)嵌入式芯片，也不能叫ARM。

當然用FPGA設計簡(jiǎn)單的處理器芯片應該還是有可能的，好象外國大學(xué)都有這樣的課程設計，也有很多書(shū)籍介紹設計簡(jiǎn)單的處理器芯片的。

感覺(jué)處理器芯片主要就是把指令譯碼，分派給不同的功能部件來(lái)執行工作，如果再加上流水線(xiàn)，預測執行以及存儲器、外設等等功能，應該工作量很大的。

●其實(shí)象工作量特別大的運算，一般還是用FPGA/ASIC來(lái)實(shí)現的，譬如在手機基帶芯片中，碼片級的運算，一般是用FPGA/ASIC，而比特級的運算，應該用DSP實(shí)現的多。

ADSP

美國模擬器件公司(ADI : Analog Device Instrument)生產(chǎn)的數字信號處理芯片(DSP:Digital Singal Processor),代表系列有 ADSP Sharc 211xx (低端領(lǐng)域),ADSP TigerSharc 101,201,....(高端領(lǐng)域),ADSP Blackfin 系列(消費電子領(lǐng)域).

ADSP與另外一個(gè)著(zhù)名的德州儀器(TI: Texas Instrument)生產(chǎn)的芯片特點(diǎn)相比較,具有浮點(diǎn)運算強,SIMD(單指令多數據)編程的優(yōu)勢, 比較新的Blackfin系列比同一級別TI產(chǎn)品功耗低.缺點(diǎn)是ADSP不如TI的C語(yǔ)言編譯優(yōu)化好.TI已經(jīng)普及了C語(yǔ)言的編程,而AD芯片的性能發(fā)揮比較依賴(lài)程序員的編程水平.ADSP的Linkport數據傳輸能力強是一大特色,但是使用起來(lái)不夠穩定,調試難度大.

ADI提供的Visual DSP ++2.0, 3.0, 4.0, 4.5 編程環(huán)境,可以支持軟件人員開(kāi)發(fā)調試.

雖然跟單片機不是很相關(guān)，但是文章不錯，小編就整理下~(≧▽≦)/~啦啦啦。