高速數字系統中的信號完整性及實(shí)施方案

摘要：描述了高速數學(xué)電路中典型的信號完整性問(wèn)題，分析了各種破壞信號完整性的原因及解決方案，并結合一個(gè)實(shí)際的高速DSP系統，闡述實(shí)現信號完整性的具體方法。關(guān)鍵詞：信號完整性 端接 DSP系統 現在的高速數字系統的時(shí)鐘頻率可能高達數百兆Hz，其快斜率瞬變和極高的工作頻率，以及很大的電路密集度，必將使得系統表現出與低速設計截然不同的行為，出現了信號完整性問(wèn)題。破壞了信號完整性將直接導致信號失真、定時(shí)錯誤，以及產(chǎn)生不正確數據、地址和控制信號，從而造成系統誤工作甚至導致系統崩潰。因此，信號完整性問(wèn)題已經(jīng)越來(lái)越引起高速數字電路設計人員的關(guān)注。1 信號完整性問(wèn)題及其產(chǎn)生機理 信號完整性SI（Signal Integrity）涉及傳輸線(xiàn)上的信號質(zhì)量及信號定時(shí)的準確性。在數字系統中對于邏輯1和0，總有其對應的參考電壓，正如圖1（a）中所示：高于ViH的電平是邏輯1，而低于ViL的電平視為邏輯0，圖中陰景域則可視為不確定狀態(tài)。而由圖1（b）可知，實(shí)際信號總是存在上沖、下沖和振鈴，其振蕩電平將很有可能落入陰影部分的不確定區。信號的傳輸延遲會(huì )直接導致不準確的定時(shí)，如果定時(shí)不夠恰當，則很有可能得到不準確的邏輯。例如信號傳輸延遲太大，則很有可能在時(shí)鐘的上升沿或下降沿處采不到準確的邏輯。一般的數字芯片都要求數據必須在時(shí)鐘觸發(fā)沿的tsetup前即要穩定，才能保證邏輯的定時(shí)準確（見(jiàn)圖1（c））。對于一個(gè)實(shí)際的高速數字系統，信號由于受到電磁干擾等因素的影響，波形可能會(huì )比我們想象中的更加糟糕，因而對于tsetup的要求也更加苛刻，這時(shí)，信號完整性是硬件系統設計的一個(gè)至關(guān)重要的環(huán)節，必須加以認真對待。 一個(gè)數字系統能否正確工作其關(guān)鍵在于信號定時(shí)是否準確，信號定時(shí)與信號在傳輸線(xiàn)上的傳輸延遲和信號波形的損壞程序有關(guān)。信號傳輸延遲和波形破損的原因復雜多樣，但主要是以下三種原因破壞了信號完整性： （1）反射噪聲 其產(chǎn)生的原因是由于信號的傳輸線(xiàn)、過(guò)孔以及其它互連所造成的阻抗不連續。 （2）信號間的串擾 隨著(zhù)印刷板上電路的密度度不斷增加，信號線(xiàn)間的幾何距離越來(lái)越小，這使得信號間的電磁耦合已經(jīng)不能忽略，這將急劇增加信號間的串擾。（3）電源、地線(xiàn)噪聲 由于芯片封裝與電源平臺間的寄生電感和電阻的存在，當大量芯片內的電路輸出級同時(shí)動(dòng)作時(shí)，會(huì )產(chǎn)生較大的瞬態(tài)電流，導致電源線(xiàn)上和地線(xiàn)上電壓波動(dòng)和變化，這也就是我們通常所說(shuō)的地跳。 一個(gè)數字系統的結構可能非常復雜，它可能包括子板、母板和底板，板間連接是通過(guò)一些連接子或者電纜來(lái)實(shí)現的，而高速印制板上的信號則是通過(guò)傳輸線(xiàn)、過(guò)孔以及芯片的輸入輸出引腳來(lái)進(jìn)行互連的。這些物理連接（包括地平臺和電源平面）由于存在著(zhù)傳輸特性的差異，從而使信號完整性到了破壞。因此，為保證一個(gè)高速數字系統正常工作，必須消除因為物理連接不當而產(chǎn)生的負面影響。 2 保證信號完整性的方法 當信號線(xiàn)的長(cháng)度大于傳輸信號的波長(cháng)時(shí)，這條信號線(xiàn)就應該被看作是傳輸線(xiàn)（長(cháng)線(xiàn)），并且需要考慮印制板上的線(xiàn)間互連和板層特性對電氣性能的影響。在高速系統中，信號線(xiàn)通常被建模為一個(gè)R-L-C梯形電路的級連。由于信號線(xiàn)上各處的分布參數存在差異，尤其是在芯片的輸入、輸出引腳處，這種差異更加明顯。由于阻抗的不匹配，會(huì )導致信號在信號線(xiàn)上產(chǎn)生很大的反射。消除反射的習慣做法是盡量減小高速傳輸線(xiàn)的長(cháng)度，以減小信號線(xiàn)的傳輸線(xiàn)效應。實(shí)際上我們還可以在輸出、輸入端處端接匹配電阻來(lái)達到阻抗匹配的目的，并以此來(lái)消除信號的反射。當幾條高速信號并行走線(xiàn)且這些信號線(xiàn)之間的距離很近時(shí)，就不能忽略串擾對系統的影響。兩條并行的信號線(xiàn)之間的串擾可以用圖2來(lái)建模，圖中“非門(mén)”輸出線(xiàn)上的信號會(huì )在“與非門(mén)”的輸出線(xiàn)上產(chǎn)生干擾。反過(guò)來(lái)，“與非門(mén)”輸出線(xiàn)上的信號也會(huì )在非門(mén)輸出線(xiàn)上產(chǎn)生干擾。從圖中可以看到：如果兩條并行線(xiàn)之間的距離越小，并行線(xiàn)并行的長(cháng)度越長(cháng)，則并行線(xiàn)間的感性耦合、容性耦合就越大，串擾也就越大。從減小感性耦合和容性耦合的角度來(lái)看，消除串擾的最有效的方法是增大并行線(xiàn)間的間距，同時(shí)盡量減小并行線(xiàn)的并行長(cháng)度。當然也可以改變印制板上的絕緣介質(zhì)特性參數來(lái)減小這種耦合，以達到減小串擾的目的，但這可能會(huì )增加制板的費用。 有時(shí)候在PCB板尺寸要求很苛刻的情況下，未必能夠保證并行線(xiàn)間的足夠空間，因此要適當改變布線(xiàn)策略，盡可能地保護比較重要的信號線(xiàn)，并依靠端接來(lái)大幅度地消除串擾?；诓煌牟季€(xiàn)拓撲結構，端接的策略也可能不同，主要有以下三種方式：?jiǎn)钨涊d網(wǎng)絡(luò )一般采用串行端接；菊花鏈結構一般采用AC并行端接；星形布線(xiàn)一般也采用AC并行端接（如圖3所示）。 電源噪聲一直就是讓設計人員頭痛的問(wèn)題，尤其在高速設計中，消除電源噪聲就不再像在每一個(gè)芯片的供電引腳上并聯(lián)電容進(jìn)行電源濾波那么簡(jiǎn)單了。采用π型等效電路以及磁珠等，會(huì )給清除電磁干擾帶來(lái)一定好處。但是在高速系統中，由于高頻信號在傳導的過(guò)程中，其信號回流通過(guò)電源系統（尤其是多層板中的平面層）所造成的高頻串擾，才是高速系統中電源噪聲的最大來(lái)源。有效地旁路地和電源上的反彈噪聲，即在合適的地方增加去耦電容，例如一個(gè)高速信號的過(guò)孔也可能會(huì )對電源產(chǎn)生很大的噪聲，因此在高速過(guò)孔附近加上去耦電容是非常必要的。同時(shí)還要注意消除系統中的不同電源間的互相干擾，一般的做法是在一點(diǎn)處連接，中間采用EMI濾波器。 3 DSP系統中信號完整性的實(shí)例 在正交頻分復用OFDM調制解調系統中，時(shí)鐘率高達167MHz，時(shí)鐘沿時(shí)間為0.6ns，系統構成中有TMS320C6701 DSP以及SBSRAM、SDRAM、FIFO、FLASH和FPGA（如圖4所示）。其中FIFO采用異步FIFO，主要用作與前端接口的數據緩存；DSP的DMA高速地將數據搬移到SBSRAM或者SDRAM中；DSP處理完數據由多通道緩沖串口（MCBSP）將BIT流輸出到FPGA中進(jìn)行解碼處理。由于系統工作在很高的時(shí)鐘頻率上，所以系統的信號完整性問(wèn)題就顯得十分重要。 首先對系統進(jìn)行分割，系統中不僅有高速部分，也有異步的低速部分，分割的目的是要重點(diǎn)保護高速部分。DSP與SBSRAM、SDRAM接口是同步高速接口，對它的處理是保證信號完整性的關(guān)鍵；與FIFO、FLASH、FPGA接口采用異步接口，速率可以通過(guò)寄存器進(jìn)行設置，信號完整性要求容易達到。高速設計部分要求信號線(xiàn)盡量短，盡量靠近DSP。如果將DSP的信號線(xiàn)直接接到所有的外設上，一方面DSP的驅動(dòng)能力可能達不到要求，另一方面由于信號布線(xiàn)長(cháng)度的急劇增加，必然會(huì )帶來(lái)嚴重的信號完整性問(wèn)題。所以，在該系統中體體的處理辦法是將高速器件與異步低速器件進(jìn)行隔離（如圖4所示），在這里采用TI的SN74LVTH162245實(shí)現數據隔離，利用準確的選通邏輯將不同類(lèi)型數據分開(kāi)；用SN74ALB16244構成地址隔離，同時(shí)還增強了DSP的地址驅動(dòng)能力。這種解決方案可以縮短高速信號線(xiàn)的傳輸距離，以達到信號完整性的要求。 其次是對系統中高速時(shí)鐘信號與關(guān)鍵信號進(jìn)行完整性設計。與SBSRAM接口的時(shí)鐘高達16MHz，與SDRAM接口的時(shí)鐘高達80MHz，時(shí)鐘信號傳輸處遲大小和信號質(zhì)量的優(yōu)劣將直接關(guān)系到系統的定時(shí)是滯準確。在設計布局布線(xiàn)時(shí)，總是優(yōu)考慮這些重要的時(shí)鐘線(xiàn)，即通過(guò)規劃時(shí)鐘線(xiàn)，使得時(shí)鐘線(xiàn)的連線(xiàn)遠離其它的信號線(xiàn)；連線(xiàn)盡量短，并且加上地線(xiàn)保護。本系統中由于要求大量存儲器（使用了4片SDRAM），對于要求較高的同步時(shí)鐘來(lái)說(shuō)，如果采用星型布線(xiàn)，就很難保證時(shí)鐘的扇出能力，而且還將導致PCB布線(xiàn)尺寸的增大，從而直接影響信號完整性。因此很有必要采用時(shí)鐘緩沖器來(lái)產(chǎn)生4個(gè)同相的、延遲極小且一致的時(shí)鐘，分別接到4片SDRAM上，這樣不但增加了時(shí)鐘信號的驅動(dòng)能力，同時(shí)秀好地保證了信號完整性（如圖5的所示）。對于其它的關(guān)鍵信號諸如FIFO的讀寫(xiě)信號等，也應盡心設計。第三點(diǎn)是解決信號的反射、串擾噪聲問(wèn)題。這一點(diǎn)在一高速系統中顯得尤其重要，解決的辦法是通過(guò)采用先進(jìn)的EDA工具，選擇正確的布線(xiàn)策略和端接方式，從而得到的理想的信號波形。在設計本系統時(shí)，基于IBIS模型，使用Hyperlynx進(jìn)行設計前仿真。根據仿真結果，選擇出最優(yōu)的布線(xiàn)策略。圖6為端接和未加端接的信號波形及串擾波形圖，從圖中可以看到端接對消除反射、振蕩和串擾到了明顯的作用。 最后是解決系統中的電源和EMI問(wèn)題。首先一定要盡量減小系統中的各種電源之間的互相影響，如數字電源和模擬電源通常只在點(diǎn)處連接，且中間加磁珠濾波；還要選擇合適的位置放置去耦電容，做到有效地旁路電源和地線(xiàn)上的反彈噪聲；最后是在印制板的頂（TOP）層和底（BOTTOM）層大面積鋪銅，用較多的過(guò)孔將這些地平面連接在一起，這些措施對解決EMI和電源噪聲都能起到積極的作用。該系統采用自頂向下的設計方案，首先進(jìn)行系統級設計，將兼容的器件放置在相對集中的區域；然后進(jìn)行重要信號的設計，保證在重要信號的設計規則下順利布線(xiàn)；接下來(lái)用EDA軟件輔助消除反射、串擾等噪聲；最后進(jìn)行電源和EMI軟件。該系統現已調試通過(guò)，實(shí)踐證明以上保證信號完整性的措施是必要而且正確的。 隨著(zhù)新工藝、新器件的迅猛發(fā)展，高速器件的應用變得越來(lái)越普遍，高速電路設計也就成了普遍需要的技術(shù)。信號完整性的分析在高速設計的作用舉足輕重，只有解決好高速設計中的信號完整性，高速系統才能準確、穩定地工作。本文提出了若干保證信號完整性的方法和措施，并通過(guò)具體高速數字系統的設計和實(shí)現，驗證了這些方法的可行性，僅供硬件工程師借鑒和參考。