一種數字控制的三相移相觸發(fā)電路的設計

1 概述

目前，我國的可控硅觸發(fā)電路分為三類(lèi)：第一類(lèi)是模擬型。該類(lèi)型是80年代初出現的專(zhuān)用集成觸發(fā)電路產(chǎn)品，此類(lèi)可控硅觸發(fā)電路易受元件參數分散性、同步電壓波形畸變、溫度變化等因數影響，電路較為復雜，可靠性低，抗干擾性差，而且輸出不穩定，裝置功率大等缺點(diǎn)；第二類(lèi)是可編程數字型。此類(lèi)型采用單片機、CPLD等設計，采用編程設置同步和移相．但該類(lèi)型觸發(fā)電路具有電路規模較大，技術(shù)要求高，軟件抗干擾能力差等缺點(diǎn)，而且不易實(shí)現小型化、小量產(chǎn)，限制了其廣泛應用；第三類(lèi)是采用數字移相的集成電路。該類(lèi)觸發(fā)電路克服了以上兩類(lèi)的一些缺點(diǎn)，大大提高了移相精度和對稱(chēng)度，且易于控制，提高電路的穩定性和可靠性。這里給出一款用于可控硅的集成電路數字控制的三相移相觸發(fā)電路。針對點(diǎn)電網(wǎng)及現場(chǎng)出現的噪聲干擾問(wèn)題，提出一種去抖動(dòng)電路設計方案．闡述了移相電路的基本設計思路。

2 電路設計

2．1 電路框架

三相正弦輸入(ACl～AC3)經(jīng)比較器，轉換成與輸入同步的方波信號，再經(jīng)去抖動(dòng)電路消除輸入信號噪聲，生成干凈的同步方波信號，進(jìn)入移相電路。移相控制信號由外部電壓輸入提供，移相控制電壓經(jīng)9 bit A／D轉換器轉換，作為移相電路中計數器的初始值，當計數器計數滿(mǎn)時(shí)，產(chǎn)生一個(gè)移相脈沖，該移相脈沖再次觸發(fā)脈寬發(fā)生電路，產(chǎn)生所需的脈寬信號，經(jīng)調制后輸出。該電路框圖如圖1所示。表l給出了各引腳功能說(shuō)明。

2．2 噪聲消除電路

圖2是去抖動(dòng)電路。三相交流電同步信號經(jīng)比較器后，通過(guò)觸發(fā)器使其與內部時(shí)鐘同步，同步信號a．b和c分別對應圖3中的／net63．／net58和／net43，可見(jiàn)這3個(gè)信號的上升沿和下降沿都具有毛刺抖動(dòng)信號。圖2中的電路A部分是邊沿檢測電路，其功能是利用a，b和c所有上升沿和下降沿產(chǎn)生小脈沖。電路A部分的輸出作為時(shí)鐘信號進(jìn)入電路B，實(shí)現去抖動(dòng)電路。當第一個(gè)脈沖到來(lái)時(shí)，觸發(fā)器輸出高電平，同時(shí)啟動(dòng)電阻電容的充電電路，電容充電，當充電達到使其后面的反相器翻轉，觸發(fā)器復位，觸發(fā)器輸出低電平。電容充電波形如圖3中的／net90，觸發(fā)器輸出信號波形為／net52。再利用該輸出信號作為時(shí)鐘信號對同步信號a，b和c采樣，濾除信號中的所有毛刺抖動(dòng)成分，最終輸出信號為／out3，／out2和／outl。

2．3 移相電路

移相電路是數字三相移相觸發(fā)電路的主要部分。其原理如圖4所示，同步信號、正弦信號通過(guò)過(guò)零比較器變?yōu)橄辔慌c周期一致的同步方波，上升沿和下降沿檢驗電路檢驗出同步方波的上升沿和下降沿，產(chǎn)生的兩個(gè)尖脈沖分別對應同步信號正負半周的的觸發(fā)信號。采用該觸發(fā)信號啟動(dòng)計數器進(jìn)行減法計數，A/D轉換器輸出置為計數器的初值，當減法計數器為零時(shí)則產(chǎn)生移相后的尖脈沖，減法計數器的啟動(dòng)和停止脈沖之間的相位差，即對應于脈沖群與正弦波之間的相位差△φ。

2．3．1 移相范圍

計數器的時(shí)鐘CLK(晶體振蕩器)是由晶體振蕩器提供的恒定值。假設A/D轉換器的位數為N，分辨率即為2N。滯后時(shí)間最大值為：時(shí)可以選擇適當的N和晶振，晶體振蕩器，使2N/f晶振≥T工頻/2(10 ms)。因此，當直流控制電平Vcon從5一OV調節時(shí)，脈沖群與正弦波之間的相位差△φ對應于O～(T工頻/2)。因此，一般情況下，觸發(fā)電路的相移范圍為：△φ∈[0，(T工頻/2)]。但由于集成電路的制作工藝的差異、電網(wǎng)的頻率波動(dòng)和比較器檢測過(guò)零點(diǎn)的精確度不高．實(shí)際移相范圍要比以上的范圍窄一些，只要移相范圍不小于178°即可滿(mǎn)足較高的要求。

2．3．2 控制精度

控制精度是指A／D轉換器輸出的數字量變化一位時(shí)。輸出角度的變化值，設A／D轉換器的位數為N位，那么A/D轉換器輸出最大的數字量為2N，故觸發(fā)器的控制精度若A／D轉換器的位數為9位(N=9)，那么控制精度為180°／2°=0.35l 6°／bit。

2．4 A／D轉換電路

考慮到設計要求，由于處理時(shí)鐘頻率不高，因此采用中速逐次逼近式A／D轉換器，其工作原理如圖5所示，包含比較器、D／A轉換器、寄存器、時(shí)鐘信號源和控制邏輯等5部分。

轉換周期從采樣所需轉換的輸入模擬信號開(kāi)始。數字控制邏輯電路假設MSB為1，其他所有碼元為0。將此數字字作為分壓電阻網(wǎng)絡(luò )的輸入，產(chǎn)生0．5UREF的模擬信號，如圖6所示。比較該模擬信號和采樣模擬信號。如果比較器輸出高電平，數字控制邏輯電路則令MSB為1；如果輸出低電平，則MSB為0。這樣實(shí)現逐次逼近的第一步．并確定MSB值。然后猜想次高位為1，其余位為0，并和已知數值的MSB位組成數字量，輸入分壓電阻網(wǎng)絡(luò )。再比較分壓電阻網(wǎng)絡(luò )輸出和采樣輸入信號，如果比較器輸出高電平，則次高位為1；反之則為0。直到所有數字量的位在逐次逼近中確定為止。

2．5 電路布局

移相觸發(fā)集成電路采用1．2μm N阱雙層多晶單層金屬CMOS集成電路設計規則設計電路布局。采用全定制的布局設計方法。其特點(diǎn)是針對每個(gè)晶體管優(yōu)化電路參數和布局以獲得最佳性能以及最小面積。布局設計需解決的關(guān)鍵問(wèn)題是減少襯底耦合噪聲的影響，可通過(guò)以下途徑解決：

(1)阱隔離環(huán)低摻雜的襯底中，物理隔離通過(guò)增加注入孔和感應孔間的距離來(lái)增加兩者間的電阻，增強隔離效果。

(2)用P+擴散層形成隔離 P+擴散層通過(guò)吸收數字器件注入襯底的噪聲電流達到隔離效果，隔離環(huán)用于包圍數字電路或者是模擬電路。從另一個(gè)角度看，引入了P+隔離環(huán)后，減少環(huán)內的那部分襯底區域到地的電阻，也相應減小該區域受到的耦合噪聲干擾。

(3)數字電路地與襯底分離將數字電路的N管的源極通過(guò)Metal接地，而不與襯底相連。襯底為模擬地，因此通過(guò)這種措施將模擬電路和數字電路地分開(kāi)．模擬和數字電路通過(guò)地線(xiàn)耦合抑制噪聲。

2．6 仿真結果

仿真結果如圖7所示，輸入為三相正弦信號，輸出為6路移相觸發(fā)脈沖。

3 測試結果

圖8給出該系統測試結果。其中，其基本電參數測試結果如下：靜態(tài)電源電流IDO8 mA，輸入端漏電流IILlμA，輸入端漏電流IIHlμA，輸出吸收電0流IOL1(VOL=0．8 V)>25 mA，輸出驅動(dòng)電流IOH1(VOH=4 V)一25 mA，輸出吸收電流IOL2(VOL=0．5 V)>3 mA，高阻態(tài)漏電流IOZlμA。其功能測試結果為：移相范圍為0～178°，移相精度為0．35°／mV。

4 結語(yǔ)

設計了一款用于可控硅控制的三相移相觸發(fā)電路。針對點(diǎn)電網(wǎng)及現場(chǎng)出現的問(wèn)題，提出了一種去抖動(dòng)電路解決方案，給出了移相電路的基本設計思路。通過(guò)仿真和實(shí)際測試．該電路的移相范圍達到178°，移相精度為0．35°／mV。該電路采用數字控制方式，使得移相精度和對稱(chēng)度大大提高，且控制方便，提高了電路的穩定性和可靠性，并克服以往電路精度差、可靠性低以及技術(shù)復雜等缺點(diǎn)。