基于CPCI的嵌入式系統的電源設計

嵌入式系統廣泛應用于控制和通信領(lǐng)域。而這些系統運行速度高，系統較復雜，常常集成超大規模FPGA器件、DSP器件、DDR存儲器以及各種接口電路。這對電源的輸出電壓值、功耗、電壓精度、上電順序以及電源完整性提出更高的要求。這里介紹一種基于CPCI的嵌入式單板計算機電源的設計方案。該設計主要應用于航空設備和軍用車(chē)載設備。

2 系統電源需求分析與器件造型

圖1為系統整體結構框圖。該系統由CPU和與其相連的DDR儲存器、PCI接口、時(shí)鐘、電源、EBC總線(xiàn)以及外部接口電路組成。CPU采用AMCC公司的PowerPC 440EPx。

2．1 系統電源需求

該系統電源較復雜，有多達8種不同的電源電壓值，其中5 V和3．3 V由CPCI機箱提供。5 V供給DC／DC器件降壓以產(chǎn)生其他電源電壓，同時(shí)給1553總線(xiàn)的變壓器供電。3．3 V是系統主電源，包括USB PHY、時(shí)鐘器件、FPGA和CPU以及PCI橋器件(PLX6466)的I／O部分等。其他電源電壓都是由5V或3．3 V經(jīng)電源器件降壓得到。

表1、2分別為CPU和PCI橋器件的功耗需求，CPU器件對上電順序沒(méi)有要求。其中VDD 1．5 V是PPC440EPx的內核電壓，SOVDD是CPU的DDR2接口電源；1．8 V為PCI橋的內核電壓，VDDIO是PCI橋的接口電源。

該系統采用DDR2作為內存，使用4片Micron公司的MT47H64M16，容量為512 MB。每片DDR2器件的內核、接口和DLL的電源電壓都是1．8 V，最大電流為440 mA。另外需特別注意DDR2的VREF以及地址和控制信號的端口接電壓VTT，其電壓值都是0．9 V。其中，VREF對容差的要求非常嚴格(小于2％)，不過(guò)其對電流的要求較小。而對VTT不僅有嚴格的容差要求，而且還要求其能在瞬間輸出或吸收很大的電流。同時(shí)，VREF岍要隨著(zhù)VDD的變化而變化，VTT也要跟蹤VREF的變化。通常的LDO難以完成這樣的工作，必須采用專(zhuān)用的DDR端接電源器件。

該系統使用Spartan3型FPGA器件XC3S200實(shí)現1553收發(fā)器以及一些接口電路的設計。該器件使用3個(gè)電壓內核電壓VCCINT(1．2 V)，輔助電壓VCCAUX(2．5 V)以及接口電壓VCCO(3．3 V)。FPGA內部有上電復位電路，只有當這3個(gè)電源信號都達到各自門(mén)限電壓，才釋放該復位信號。因此，對這3個(gè)電源信號的上電順序沒(méi)有要求。不過(guò)，如果 VCCINT先于VCCAUX上電，則會(huì )在上電時(shí)額外增加幾百毫安的瞬時(shí)電流。估計FPGA器件功耗可采用基于電子數據表的工具Xpower　 Estimator(XPE)或在ISE下直接調用Xpower。系統利用Xpower軟件估計出該設計功耗需求：VCCINT為50 mA，VCCAUX為10 mA。系統使用兩片88E1111作為千兆以太網(wǎng)的PHY器件，該器件以2．5 V為砌電壓(410 mA)，1．0 V為內核電壓(250 mA)。除上述集成電路外，系統還有諸如串行接口、USB接口、時(shí)鐘等電路，但功耗都較低。從分析可知：1．5 V和1．8 V需要使用大功率的電源器件，DDR2的電源需要專(zhuān)用的電源器件，其他電壓的功率要求較小。

2．2 電源器件選型

電源器件主要分為線(xiàn)性穩壓器和DC／DC轉換器兩大類(lèi)型。LDO屬于線(xiàn)性穩壓器主要應用于輸人和輸出壓差較小的場(chǎng)合，其特點(diǎn)是：成本低、噪音低、靜態(tài)電流小、需外接元件少，但其轉換效率不是很高，且輸出電流一般不是很大。DC／DC轉換器的轉換效率高、輸出大電流、靜態(tài)電流小。但由于采用PWM控制，其開(kāi)關(guān)噪音較大，成本也相對較高。且外接電路較復雜，一般都需外接開(kāi)關(guān)管、電感及電容。許多新型 DC／DC將開(kāi)關(guān)管集成到器件內部．因此只需外接電感和濾波電容。

根據電源器件的特點(diǎn)，以及對系統電源需求的分析，這兩種類(lèi)型的電源器件在該系統都得到使用。但為簡(jiǎn)化設計、便于批量生產(chǎn)和物料管理，該系統只使用3個(gè)不同型號的電源器件，分別是：LT3501、LDO器件TPS51100和TPS74801。其中，功耗需求較大的1．5 V和1．8 V電源電路采用LT3501實(shí)現；DDR2的端接電源和參考電源由器件TPS51100提供；系統的其他電源由TPS74801提供。

3 系統硬件電路設計

由于LDO電路簡(jiǎn)單及篇幅原因，這里重點(diǎn)討論LT3501的電路設計，圖2為L(cháng)T3501的電路原理圖。

3．1 參數配置

3．1．1 輸出電壓

輸出電壓值的選擇較簡(jiǎn)單，由連接在VOUT和VFR間的2只電阻分壓得到。其公式為：

圖2中，分壓電阻為2只精度為1％的電阻R680和R682(分別對應R1，R2)，代入式(1)，計算其輸出電壓VOUT=1．495 V。

3．1．2 開(kāi)關(guān)頻率

LT3501的開(kāi)關(guān)頻率由連接在RT／SYNC引腳上的電阻決定，如圖3所示。當電阻從15．4 kΩ增加到133 kΩ時(shí)，其開(kāi)關(guān)頻率從1．5 MHz減小到250 kHz。為減小外連的電感和電容的尺寸，便于PCB設計，開(kāi)關(guān)頻率選擇較高的f=1．2 MHz。則根據圖3所示曲線(xiàn)，其電阻值為20．6 kΩ。

3．1．3 電感值

對于開(kāi)關(guān)電源，電感的取值非常重要。根據LT3501的數據手冊公式：

式中，DC指占空比，其最小值DCMIN=tON(MIN)×f=0．24。VD是捕捉二極管的正向壓降，其值約為0．4 V。

假如最大輸出電流需3 A，由式(2)可計算電感L至少為1．2μH。

為提高效率，減小輸出紋波，要求電感：額定電流的有效值應大于最大負載電流；同時(shí)其飽和電流值應大于30％；直流電阻值應小于0．05 Ω，其電感值應大于理論值。據此，系統選擇PB03316-1R5MT，該電感的電感值為1．5μH，直流電阻為0．010Ω，額定電流有效值為8．0 A，飽和電流為6．4 A。選定電感值后，就可將其代入式(2)計算紋波電流△IL為0．8 A。

3．1．4 輸入電容和輸出電容

由于開(kāi)關(guān)電源的輸入是以脈沖形式為輸出提供電流，并且其上升和下降時(shí)間非?？?。

因此。需用輸入電容濾出電壓紋波，以減小EMI。并可使用4．7μF或更大的X7R或X5R型電容旁路輸入信號，也可使用鉭電容和較小容量的陶瓷電容并聯(lián)來(lái)實(shí)現。陶瓷電容應盡可能靠近器件的輸入引腳。

輸出電容濾波流過(guò)電感的電流，以得到紋波很小的輸出電壓。同時(shí)，其儲能功能還可滿(mǎn)足瞬間負載，并穩定LT3501的控制環(huán)路。LT3501的控制環(huán)路采用電流模式，對輸出電容的RESR(串連等效電阻)沒(méi)有要求。

因此，可以采用陶瓷電容來(lái)作輸出電容。輸出電容的值可以根據式(3)估算。其中MLS(Max Load Step)為最大電流負載的跳變，例如：該系統MLS為3A。

輸出電壓的紋波可按式(4)和(5)估算：式(4)計算陶瓷電容，式(5)計算鉭電容或鋁電解電容。系統采用溫度特性較好的X7R型陶瓷電容與鉭電容并聯(lián)。利用式(4)計算出紋波電壓約0．56 mV，滿(mǎn)足CPU和其他電路對電源紋波的要求。

3．2 PCB布局

對于開(kāi)關(guān)電源，PCB的布局非常重要。當開(kāi)關(guān)電源工作時(shí)，電路的部分支路存在很大的階躍電流。該電流主要在器件內部的開(kāi)關(guān)管、外面的環(huán)流二極管和輸入電容之間流動(dòng)。由這些元件構成的環(huán)路應盡可能的小。在布局時(shí)，這些器件以及電感和輸出電容應該布局在電路板的同一層，其連線(xiàn)也盡可能在同一層完成。在這些元件的下面，有一塊連續的局部地。該局部地與系統地的連接采用單點(diǎn)連接方法，連接點(diǎn)最好選在輸出電容的接地端。另外，SW和BST信號的布線(xiàn)要盡可能的短。 LT3501器件的底部有裸露的leadframe，該結構散熱良好。在設計PCB時(shí)?？稍谄骷撞康膶恢梅乓粔K覆銅，并通過(guò)多個(gè)過(guò)孔與內層的大面積覆銅連接。

4 結論

分析該系統的功耗，在考慮一定冗余的基礎上，利用3種電源器件設計該嵌入式系統的電源電路。并使用MAX705電源監控器件提高系統的可靠性。該系統已成功在多個(gè)實(shí)際應用中得到驗證，并且表現良好。