Encounter數字實(shí)現系統的先進(jìn)節點(diǎn)技術(shù)

Cadence公司最新推出的Encounter Digital Implementation System采用領(lǐng)先的多CPU基礎架構與高級存儲器結構，實(shí)現了端到端并行處理流程，實(shí)現了極高的從RTL-to-GDSII的可調整性，在RSH、sun grid和LSF平臺上的性能可提高10到15倍。該系統還帶來(lái)了一個(gè)新的超高效的核存儲架構，使單CPU性能/容量>40%，可提供單CPU操作的更高性能、更高容量的設計收斂，使IC設計的周轉時(shí)間大大縮短。使用Encounter數字實(shí)現系統，設計師能夠從它統一和自動(dòng)化的實(shí)現環(huán)境中，在高性能、高容量的設計收斂，低功耗、混合信號與先進(jìn)節點(diǎn)設計，以及signoff分析等各方面獲得的可預測性、可生產(chǎn)性、可調整性，以及靈活性。

除了改進(jìn)的性能和容量，Encounter數字實(shí)現系統還提供了硅虛擬原型、硅片面積估算及RTL和物理綜合的新技術(shù)，實(shí)現了對設計流程早期可預測性及性能優(yōu)化方面的改進(jìn)。Encounter數字實(shí)現系統可提供多種IC實(shí)現方案，讓設計師在時(shí)序收斂、布局面積和功耗之間做權衡。另外，它還引入了多項新的、改進(jìn)的實(shí)現與設計收斂技術(shù)，包括硅片面積探索與自動(dòng)化布局綜合、端到端multi-mode multi-corner優(yōu)化、variation-tolerant和低功耗時(shí)鐘樹(shù)及時(shí)鐘網(wǎng)綜合、高容量布局和優(yōu)化、32nm布線(xiàn)和基于制造考量的優(yōu)化、signoff-driven的實(shí)現以及flip chip設計等特性，以及實(shí)現由簡(jiǎn)至難、層級式的設計的Active-logic降低技術(shù)(ART)。

Encounter數字實(shí)現系統的先進(jìn)節點(diǎn)技術(shù)，包括光刻、CMP、統計漏電功率、熱學(xué)和具有統計學(xué)考量的最佳化，使其成為對45nm和32nm設計的有效的解決方案，這些設計通常具有先進(jìn)的設計規范，如1億或更多的實(shí)例、1千個(gè)以上的宏、運算速度超1G赫茲、超低功耗預算，以及大量混合信號內容等。在45nm和32nm工藝條件下，線(xiàn)路受外界或相鄰線(xiàn)路的影響不容忽視。動(dòng)態(tài)檢驗可以同時(shí)利用工廠(chǎng)的規則和用模型進(jìn)行分析，讓廠(chǎng)商在芯片送到代工廠(chǎng)投片之前，就對設計進(jìn)行分析和檢驗，保證代工廠(chǎng)制造出的芯片與設計指標相一致。先進(jìn)的Through-silicon via(TSV)設計可以將兩個(gè)裸片直接堆疊起來(lái)，裸片直接用通孔連接，省去封裝的成本。

Encounter數字實(shí)現系統為芯片設計師提供了全局調試與診斷功能。全局時(shí)序調試功能包括失敗路徑/約束檢查與優(yōu)化、詳盡的路徑分析、采用物理視窗進(jìn)行交叉探測。全局時(shí)鐘調試功能包括實(shí)例與路徑搜尋、物理交叉探測、在原理圖視窗進(jìn)行追蹤、視覺(jué)檢查/調試時(shí)鐘規格、展開(kāi)/收起時(shí)鐘樹(shù)。全局功率調試可通過(guò)層次化、域、實(shí)例和時(shí)鐘，診斷功耗和最大功耗網(wǎng)，提供假設分析與選項。

在低功耗設計上，Encounter數字實(shí)現系統支持層級式CPF流程、增強的動(dòng)態(tài)功率優(yōu)化、電源開(kāi)關(guān)優(yōu)化、MSV(Multi Supply Voltage)原型和早期電地網(wǎng)格分析?，F在的SoC都是數字加模擬的綜合設計，Encounter數字實(shí)現系統在模擬信號設計方面，提供了增強的Virtuoso-Encounter互操作性、統一的約束管理器、MS布局規劃流程、襯底噪音分析。

在簽收分析方面，Encounter數字實(shí)現系統提供了極大的TAT/容量，具有全局時(shí)序、功率與時(shí)鐘調試功能，可對變異、SOI、熱能進(jìn)行分析。Encounter為用戶(hù)提供了統一簽收平臺，并集成了全新Encounter Power System、Encounter Timing System和Encounter Lib. Char。