什么是SPICE模型

什么是SPICE模型

SPICE(Simulation Program with Integrated Circuit Emphasis)。隨著(zhù)I/O開(kāi)關(guān)頻率的增加和電壓電平的降低，I/O的準確模擬仿真成了現代高速數字系統設計中一個(gè)很重要的部分。通過(guò)精確仿真I/O緩沖器、終端和電路板跡線(xiàn)，您可以極大地縮短新設計的面市時(shí)間。通過(guò)在設計之初識別與問(wèn)題相關(guān)的信號完整性，可以減少板固定點(diǎn)的數量。

傳統意義上，SPICE分析用在需要高準確度的IC設計之類(lèi)的領(lǐng)域中。然而，在PCB和系統范圍內，對于用戶(hù)和器件供應商而言，SPICE方法有幾個(gè)缺點(diǎn)。

由于SPICE仿真在晶體管水平上模擬電路，所以它們包含電路和工藝參數方面的詳細信息。大多數IC供應商認為這類(lèi)信息是專(zhuān)有的，而拒絕將他們的模型公諸于眾。

雖然SPICE仿真很精確，但是仿真速度對于瞬態(tài)仿真分析(常用在評估信號完整性性能時(shí))而言特別慢。 并且，不是所有的SPICE仿真器都是完全兼容的。 默認的仿真器選項可能隨SPICE仿真器的不同而不同。 因為某些功能很強大的選項可以控制精度、會(huì )聚和算法類(lèi)型，所以任何不一致的選項都可能導致不同仿真器的仿真結果的相關(guān)性很差。 最后，因為SPICE存在變體，所以通常仿真器之間的模型并不總是兼容的；它們必須為特定的仿真器進(jìn)行篩選。

SPICE模型是由SPICE仿真器使用的基于文本描述的電路器件，它能夠用數學(xué)預測不同情況下，元件的電氣行為。SPICE模型從最簡(jiǎn)單的對電阻等無(wú)源元件只用一行的描述到使用數百行描述的極其復雜子電路。

SPICE模型不應該與pSPICE模型混淆在一起。pSPICE是由OrCAD提供的專(zhuān)用電路仿真器。盡管有些pSPICE模型是與SPICE兼容的，卻并不能保證其完全兼容性。SPICE是最廣泛使用的電路仿真器，同時(shí)還是一個(gè)開(kāi)放式標準。

什么是電磁干擾(EMI)和電磁兼容性(EMC)

電磁干擾(Electromagnetic Interference)，有傳導干擾和輻射干擾兩種。傳導干擾是指通過(guò)導電介質(zhì)把一個(gè)電網(wǎng)絡(luò )上的信號耦合(干擾)到另一個(gè)電網(wǎng)絡(luò )。輻射干擾是指干擾源通過(guò)空間把其信號耦合(干擾)到另一個(gè)電網(wǎng)絡(luò )。在高速PCB及系統設計中，高頻信號線(xiàn)、集成電路的引腳、各類(lèi)接插件等都可能成為具有天線(xiàn)特性的輻射干擾源，能發(fā)射電磁波并影響其他系統或本系統內其他子系統的正常工作。

自從電子系統降噪技術(shù)在70年代中期出現以來(lái)，主要由于美國聯(lián)邦通訊委員會(huì )在1990年和歐盟在1992 提出了對商業(yè)數碼產(chǎn)品的有關(guān)規章，這些規章要求各個(gè)公司確保它們的產(chǎn)品符合嚴格的磁化系數和發(fā)射準則。符合這些規章的產(chǎn)品稱(chēng)為具有電磁兼容性EMC(Electromagnetic Compatibility)。

什么是信號完整性(signal integrity)

信號完整性是指信號在信號線(xiàn)上的質(zhì)量。信號具有良好的信號完整性是指當在需要的時(shí)候，具有所必需達到的電壓電平數值。差的信號完整性不是由某一單一因素導致的，而是板級設計中多種因素共同引起的。主要的信號完整性問(wèn)題包括反射、振蕩、地彈、串擾等。

什么是反射(reflection)

反射就是在傳輸線(xiàn)上的回波。信號功率(電壓和電流)的一部分傳輸到線(xiàn)上并達到負載處，但是有一部分被反射了。如果源端與負載端具有相同的阻抗，反射就不會(huì )發(fā)生了。源端與負載端阻抗不匹配會(huì )引起線(xiàn)上反射，負載將一部分電壓反射回源端。如果負載阻抗小于源阻抗，反射電壓為負，反之，如果負載阻抗大于源阻抗，反射電壓為正。布線(xiàn)的幾何形狀、不正確的線(xiàn)端接、經(jīng)過(guò)連接器的傳輸及電源平面的不連續等因素的變化均會(huì )導致此類(lèi)反射。

什么是串擾(crosstalk)

串擾是兩條信號線(xiàn)之間的耦合，信號線(xiàn)之間的互感和互容引起線(xiàn)上的噪聲。容性耦合引發(fā)耦合電流，而感性耦合引發(fā)耦合電壓。PCB板層的參數、信號線(xiàn)間距、驅動(dòng)端和接收端的電氣特性及線(xiàn)端接方式對串擾都有一定的影響。

什么是過(guò)沖(overshoot)和下沖(undershoot)

過(guò)沖就是第一個(gè)峰值或谷值超過(guò)設定電壓——對于上升沿是指最高電壓而對于下降沿是指最低電壓。下沖是指下一個(gè)谷值或峰值。過(guò)分的過(guò)沖能夠引起保護二極管工作，導致過(guò)早地失效。過(guò)分的下沖能夠引起假的時(shí)鐘或數據錯誤。

什么是振蕩(ringing)和環(huán)繞振蕩(rounding)

振蕩的現象是反復出現過(guò)沖和下沖。信號的振蕩和環(huán)繞振蕩由線(xiàn)上過(guò)度的電感和電容引起，振蕩屬于欠阻尼狀態(tài)而環(huán)繞振蕩屬于過(guò)阻尼狀態(tài)。信號完整性問(wèn)題通常發(fā)生在周期信號中，如時(shí)鐘等，振蕩和環(huán)繞振蕩同反射一樣也是由多種因素引起的，振蕩可以通過(guò)適當的端接予以減小，但是不可能完全消除。

什么是地電平面反彈噪聲和回流噪聲

在電路中有大的電流涌動(dòng)時(shí)會(huì )引起地平面反彈噪聲(簡(jiǎn)稱(chēng)為地彈)，如大量芯片的輸出同時(shí)開(kāi)啟時(shí)，將有一個(gè)較大的瞬態(tài)電流在芯片與板的電源平面流過(guò)，芯片封裝與電源平面的電感和電阻會(huì )引發(fā)電源噪聲，這樣會(huì )在真正的地平面(0V)上產(chǎn)生電壓的波動(dòng)和變化，這個(gè)噪聲會(huì )影響其它元器件的動(dòng)作。負載電容的增大、負載電阻的減小、地電感的增大、同時(shí)開(kāi)關(guān)器件數目的增加均會(huì )導致地彈的增大。由于地電平面(包括電源和地)分割，例如地層被分割為數字地、模擬地、屏蔽地等，當數字信號走到模擬地線(xiàn)區域時(shí)，就會(huì )產(chǎn)生地平面回流噪聲。同樣電源層也可能會(huì )被分割為2.5V，3.3V，5V等。所以在多電壓PCB設計中，地電平面的反彈噪聲和回流噪聲需要特別關(guān)心。

在時(shí)域(time domain)和頻域(frequency domain)之間有什么不同

時(shí)域(time domain)是以時(shí)間為基準的電壓或電流的變化的過(guò)程，可以用示波器觀(guān)察到。它通常用于找出管腳到管腳的延時(shí)(delays)、偏移(skew)、過(guò)沖(overshoot)、下沖(undershoot)以及建立時(shí)間(settling times)。

頻域(frequency domain)是以頻率為基準的電壓或電流的變化的過(guò)程，可以用頻譜分析儀觀(guān)察到。它通常用于波形與FCC和其它EMI控制限制之間的比較。

什么是阻抗(impedance)

阻抗是傳輸線(xiàn)上輸入電壓對輸入電流的比率值(Z0=V/I)。當一個(gè)源送出一個(gè)信號到線(xiàn)上，它將阻礙它驅動(dòng)，直到2*TD時(shí)，源并沒(méi)有看到它的改變，在這里TD是線(xiàn)的延時(shí)(delay)。

什么是建立時(shí)間(settling time)

建立時(shí)間就是對于一個(gè)振蕩的信號穩定到指定的最終值所需要的時(shí)間。

什么是管腳到管腳(pin-to-pin)的延時(shí)(delay)

管腳到管腳延時(shí)是指在驅動(dòng)器端狀態(tài)的改變到接收器端狀態(tài)的改變之間的時(shí)間。這些改變通常發(fā)生在給定電壓的50%，最小延時(shí)發(fā)生在當輸出第一個(gè)越過(guò)給定的閾值(threshold)，最大延時(shí)發(fā)生在當輸出最后一個(gè)越過(guò)電壓閾值(threshold) ，測量所有這些情況。

什么是偏移(skew)

信號的偏移是對于同一個(gè)網(wǎng)絡(luò )到達不同的接收器端之間的時(shí)間偏差。偏移還被用于在邏輯門(mén)上時(shí)鐘和數據達到的時(shí)間偏差。

什么是斜率(slew rate)

Slew rate 就是邊沿斜率(一個(gè)信號的電壓有關(guān)的時(shí)間改變的比率)。I/O的技術(shù)規范(如PCI)狀態(tài)在兩個(gè)電壓之間，這就是斜率(slew rate)，它是可以測量的。

什么是靜態(tài)線(xiàn)(quiescent line)

在當前的時(shí)鐘周期內它不出現切換。另外也被稱(chēng)為 "stuck-at" 線(xiàn)或static線(xiàn)。串擾(Crosstalk)能夠引起一個(gè)靜態(tài)線(xiàn)在時(shí)鐘周期內出現切換。

什么是假時(shí)鐘(false clocking)

假時(shí)鐘是指時(shí)鐘越過(guò)閾值(threshold)無(wú)意識地改變了狀態(tài)(有時(shí)在VIL或VIH之間)。通常由于過(guò)分的下沖(undershoot)或串擾(crosstalk)引起。