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EEPW首頁(yè) > 模擬技術(shù) > 設計應用 > 增強型并行端口EPP擴展移位寄存器輸出接口的方

增強型并行端口EPP擴展移位寄存器輸出接口的方

作者： 時(shí)間：2012-04-18 來(lái)源：網(wǎng)絡(luò ) 收藏
ize-adjust: auto; -webkit-text-stroke-width: 0px">　　硬件電路使用Altera公司的復雜可編程邏輯器件（CPLD）來(lái)實(shí)現。其結構用Verilog HDL語(yǔ)言描述。其中，nCs為片選信號，由地址譯碼產(chǎn)生（地址輸出及譯碼的描述省略），Clk為外部時(shí)鐘源，DataOut和ClkOut分別為輸出數據和輸出同步脈沖。為防止系統超時(shí)，Clk應有較高的頻率，大約為10 MHz左右。接口的Verilog HDL描述如下：



4　結束語(yǔ)

　　用EPP并行口擴展移位寄存器輸出接口，充分利用了EPP的握手信號，因而在軟件設計時(shí)不需要對移位寄存器的狀態(tài)進(jìn)行查詢(xún)，只需對基地址＋4端口進(jìn)行寫(xiě)操作，即可完成一個(gè)字節的移位寄存器輸出，簡(jiǎn)化了軟件編程，實(shí)現了高的傳送速率（傳送速率可達8Mbit／s）。以此為例還可擴展出多路開(kāi)關(guān)量通道等接口。

參考文獻

1　Institute of Electrical and Electronics．IEEE Standard Signaling Method for a Bidirectional Parallel Peripheral　Interface for PersonalComputers．IEEEStd 1284，2000
2　宋萬(wàn)杰等．CPLD技術(shù)及其應用．西安：西安電子科技大學(xué)出版社，1999
3　J．Bhasker．Verilog HDL硬件描述語(yǔ)言．北京：機械工業(yè)出版社，2000 模擬電路文章專(zhuān)題:模擬電路基礎

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