基于DSP的陣列聲波信號采集與處理系統的設計

引言

　　隨著(zhù)傳感器由過(guò)去的單個(gè)變?yōu)?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/陣列">陣列結構，儀器要處理的信號也由過(guò)去單一的參數信號變?yōu)閺碗s的圖像信號，同時(shí)，對信號的采集與處理也變得越來(lái)越復雜，研制一種陣列聲波信號采集與處理系統，并進(jìn)而開(kāi)發(fā)出一種陣列聲波測井儀，成為目前我國石油測井儀器發(fā)展的迫切需要。為此本文設計了一套基于DSP的陣列聲波信號采集與處理系統，此系統將作為正在研制的陣列聲波測井儀中的一部分，應用于油田勘探中。

　　系統總體方案設計

　　陣列聲波測井儀由聲系、電子線(xiàn)路和鋼外殼組成。聲系在最下端，由發(fā)出聲波的發(fā)射晶體和接收聲波并把其轉換成電信號的傳感器陣列組成。電子線(xiàn)路分為供電模塊、主CPU模塊和采集模塊。其中，主CPU模塊是陣列聲波測井儀的控制部分，它一方面把地面部分傳給采集模塊和聲系的參數傳給采集模塊和聲系，另一方面把采集模塊傳上來(lái)的數據傳給地面部分。采集模塊即為陣列聲波采集與處理系統，它的一端接聲系的傳感器陣列，另一端接主CPU，主要功能為在主CPU的控制下把前端傳感器陣列傳過(guò)來(lái)的信號采樣、數字化并進(jìn)行一系列的處理，然后把處理結果上傳給主CPU。

　　根據陣列聲波采集與處理系統的性能要求和可靠性與低功耗設計原則，本設計決定采用以DSP芯片為核心的八通道實(shí)現方案，如圖1所示。由于前端傳感器陣列送來(lái)的數據信號比較微弱，要先由放大器對信號進(jìn)行放大，同時(shí)此放大器也可以有效地減弱或消除后端ADC對前端模擬聲波輸入信號的影響。放大器之后是ADC，從放大器到DSP形成一個(gè)采集與處理的通道，系統中這樣的通道共八個(gè)。而圖1中的CPLD是系統的控制邏輯部分。此外，考慮到系統可靠性和實(shí)時(shí)性的要求，本系統設計成每個(gè)通道都有一個(gè)DSP處理器而不是八個(gè)通道共用一個(gè)DSP處理器。

　　圖1 陣列聲波信號采集與處理系統總體結構示意圖

　　DSP設計

　　DSP芯片

　　由于整個(gè)陣列聲波測井儀的其它芯片均為+5V供電，陣列聲波采集與處理系統作為測井儀中的一部分，如果所選DSP芯片不是+5V供電，則需用電源轉換芯片進(jìn)行電壓轉換，這不僅使電路變得復雜，而且也不利于系統性能提高。所以本設計選用了TI公司的DSP芯片—TMS320C542（以下簡(jiǎn)稱(chēng)C542）。

　　C542除具有TMS320C54x的一般優(yōu)點(diǎn)外，其單周期定點(diǎn)指令執行時(shí)間為25ns，運行速度相對較高，能夠完成本系統采集與處理功能；且帶有一個(gè) BSP自動(dòng)緩沖串口和一個(gè)TDM時(shí)分復用串口，兩者都可用作SP標準同步串口。此外，無(wú)論是內核還是I/O引腳工作電壓均為+5V，所以使用時(shí)不需電壓轉換芯片。

　　自舉加載設計

　　傳統DSP系統程序代碼的引導裝載多以并行EPROM作為應用程序的存儲器方式，其最大弊端在于EPROM不支持在線(xiàn)擦寫(xiě)，這會(huì )對系統的調試帶來(lái)很大的不便，特別是對于表貼封裝的存儲器，此方法基本不可用。

　　在本系統的設計中，采用了可以在線(xiàn)擦寫(xiě)的FLASH代替EPROM作為程序代碼的存儲器。因而從根本上克服了傳統方法在系統調試上帶來(lái)的諸多不便，對表貼封裝的存儲器尤為適用。調試過(guò)程中，直接將程序代碼通過(guò)C542寫(xiě)入FLASH中，重新上電后C542即可按照FLASH的方式執行Bootloader 操作，極大的降低了硬件系統調試的難度。

　　本系統采用8位并行加載。C542復位期間檢查MP/MC引腳是否為低電平，若不是，則從外部程序存儲器0FF80h起執行用戶(hù)程序；若是，則從片內 ROM的0FF80h起執行程序。啟動(dòng)制造商在ROM的自舉加載器程序時(shí)，首先應進(jìn)行初始化，然后檢查INT2引腳，若有效，則從HPI-RAM自舉加載；若無(wú)效，則使I/O口選通信號IS為低電平，從地址為0FFFFh的I/O口讀入自舉程序選擇字（BRS）。BRS的低8位決定了自舉加載的方式，若 BRS的低2位為01，則為8位并行加載，然后自舉加載器依據FLASH的地址（BRS中的高6位 + 0000000000）就可讀取自舉表了。自舉加載器將FLASH中的程序代碼全部送到程序存儲器之后，立即轉移到目的地址，并開(kāi)始執行程序代碼。

　　本設計中FLASH芯片選用的是AMD公司的Am29F010，該芯片容量為1Mbit。因為C542只能尋址64K 地址，所以Am29F010的A16引腳接地。

　　DSP在線(xiàn)加載系統的硬件設計如圖2所示。設計時(shí)沒(méi)有讓DS直接接CE，而是先讓A14、A15分別接一個(gè)非門(mén)，這兩個(gè)非門(mén)的輸出端和IS一起接到一個(gè)或門(mén)上，此或門(mén)的輸出端和DS一起接一個(gè)與門(mén)，與門(mén)的輸出端再接CE。這樣設計使Am29F010的48K至64K地址空間成為數據和I/O復用空間，自舉加載時(shí)可從Am29F010的地址為0FFFFh的I/O口讀入自舉程序選擇位。

　　圖2 DSP在線(xiàn)加載硬件設計圖

ADC設計

　　根據本系統對ADC分辨率為16位、轉換速率大于125KSPS、低功耗的要求，決定選用ADI公司的AD976A。該芯片具有16位的分辨率，轉換速率為200KSPS，工作電壓為+5V，最大功耗僅為100mW。

　　對AD976A的轉換控制和數據的輸出主要涉及到R/C、CS和BUSY三個(gè)引腳。AD976A提供了兩種轉換模式：一種是CS一直為低電平，ADC和 DSP讀數據僅由R/C控制；另一種是ADC和DSP讀數據由CS和R/C共同控制。由于C542不能讓ADC的片選信號一直處于選中狀態(tài)，所以只有選用第二種模式，如圖3所示。AD976A在CS的下降沿而R/C又為低電平時(shí)開(kāi)始模數轉換，在CS的下降沿而R/C又為高電平時(shí)把數據送到數據總線(xiàn)。 BUSY信號在模數轉換開(kāi)始時(shí)變?yōu)榈碗娖?，結束時(shí)變?yōu)楦唠娖健?/P>

　　圖3 AD976A轉換模式二圖

　　進(jìn)行轉換時(shí)， C542首先經(jīng)過(guò)CPLD內部的組合和時(shí)序邏輯電路，向AD976A發(fā)兩個(gè)低電平脈沖R/C和CS，其中R/C脈沖寬度為166.7ns，CS脈沖寬度為 83.3ns ，CS的下降沿在R/C的下降沿之后41.7ns，而上升沿卻在R/C的上升沿之前41.7ns。由于這時(shí)CS為下降沿，R/C為低電平，所以 AD976A開(kāi)始采集數據、進(jìn)行ADC，BUSY信號也隨之變?yōu)榈碗娖?。轉換結束，BUSY變?yōu)楦唠娖?，?jīng)過(guò)CPLD的邏輯電路后接到C542的INT2 引腳，引起C542中斷。C542接收到中斷后經(jīng)CPLD向AD976A發(fā)一個(gè)CS脈沖，由于這時(shí)的CS為下降沿，R/C為高電平，所以AD976A把數據放到數據總線(xiàn)上，C542開(kāi)始讀總線(xiàn)上的數據。

　　CPLD邏輯電路設計

　　CPLD是整個(gè)系統的控制邏輯電路部分。在CPLD內要實(shí)現的主要功能為：

　?、?產(chǎn)生AD_TRIG同步脈沖

　　當發(fā)聲晶體發(fā)聲后，八個(gè)DSP就要同時(shí)采集數據，AD_TRIG脈沖就是解決“發(fā)聲”與“采集”的同步問(wèn)題以及八個(gè)DSP的“采集”同步問(wèn)題的。

　　AD_TRIG脈沖的周期是由主CPU決定，由DSP1寫(xiě)入CPLD。其它七個(gè)DSP不向CPLD寫(xiě)入AD_TRIG脈沖的周期，它們只是AD_TRIG脈沖的接收者。

　?、?產(chǎn)生控制ADC的R/C和CS信號

　　R/C和CS信號是在A(yíng)D_TRIG同步脈沖的基礎上產(chǎn)生的。在產(chǎn)生R/C和CS的時(shí)序邏輯電路中，有些觸發(fā)器的時(shí)鐘就是AD_TRIG脈沖，這樣八個(gè)DSP的采集、轉換就被同步。

　?、?產(chǎn)生FIRE點(diǎn)火脈沖

　　FIRE點(diǎn)火脈沖是在CPLD內產(chǎn)生的使發(fā)射晶體發(fā)聲的脈沖。當DSP1 接到主CPU傳來(lái)的采集數據的命令時(shí)，就向CPLD發(fā)出產(chǎn)生FIRE脈沖的命令，CPLD經(jīng)其內部組合和時(shí)序邏輯電路產(chǎn)生FIRE脈沖，然后送往主 CPU，主CPU接到該脈沖后向發(fā)射模塊發(fā)命令，使發(fā)射晶體發(fā)聲。在設計時(shí)，產(chǎn)生FIRE脈沖的時(shí)序邏輯電路的有些觸發(fā)器也是以AD_TRIG脈沖為時(shí)鐘的，這樣就解決了發(fā)聲晶體“發(fā)聲”與DSP“采集”的同步問(wèn)題。

　?、?作為DSP與主CPU之間的通信接口

　　主CPU的命令要傳給DSP，八個(gè)DSP最后處理過(guò)的數據也要傳給主CPU，因此，在CPLD中設計了一個(gè)同步串口。設計此串口要注意的是當DSP向主 CPU傳送數據時(shí)八個(gè)DSP不能發(fā)生沖突。下面的VHDL程序是本設計中對這一問(wèn)題的解決，其中bfsx1~bfsx8是DSP1~DSP8的發(fā)送幀同步脈沖，bdx1~bdx8是DSP1~DSP8的緩沖串行口數據發(fā)送端發(fā)送的數據，fsx、dx是從CPLD輸出的發(fā)送幀同步脈沖和發(fā)出的數據。

　　fsx《= bfsx1 and bfsx2 and bfsx3 and bfsx4 and bfsx5 and bfsx6 and bfsx7 and bfsx8;