異步DSP核心設計方略:更低功耗,更高性能
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這一新技術(shù)的主要推動(dòng)力來(lái)自硅技術(shù)的發(fā)展狀況。隨著(zhù)硅產(chǎn)品的結構縮小到 90 納米以?xún)?，降低功耗就已成為首要事?wù)。異步設計具有功耗低、電路更可靠等優(yōu)點(diǎn)，被看作是滿(mǎn)足這一需要的途徑。
異步技術(shù)由于諸多原因曾經(jīng)備受冷落，其中最重要的是缺乏標準化的工具流。IC 設計團隊面臨著(zhù)巨大的壓力，包括快速地交付設備，使用高級編程語(yǔ)言和標準的事件驅動(dòng)架構 (EDA) 工具，幫助實(shí)施合成、定時(shí)和驗證等任務(wù)。如果異步設計可以使用此類(lèi)工具，那么可以預計將會(huì )出現更多采用異步邏輯組件的設備。
在過(guò)去，小型異步電路僅用作同步電路的補充。僅僅在最近，新發(fā)布的商用設備才主要基于異步設計。但是此類(lèi)設備主要針對小眾市場(chǎng)，如要求超低功耗和穩定電流的嵌入式感應器。
我們正在見(jiàn)證一款完全基于異步邏輯的通用數字信號處理器 (DSP) 核心橫空出世。無(wú)論是 IC 設計人員還是最終用戶(hù)，它帶來(lái)的好處數不勝數。
同步與異步
目前的數字設計事實(shí)上采用的是同步設計技術(shù)。由于歷史原因，這種方法得到了改良，設計工具也不斷演化。目前有一種標準流以高級語(yǔ)言為基礎，可實(shí)現快速開(kāi)發(fā)。同步設計還可以輕松地擴展設備性能。設計人員只須提高時(shí)鐘頻率，就能使設計變得更快。
同步法包括建立功能模塊，每個(gè)模塊由一個(gè)按時(shí)鐘信號控制的有限狀態(tài)機 (FSM) 驅動(dòng)。觸發(fā)器被用于存儲當前狀態(tài)。當接收到時(shí)鐘信號時(shí)，觸發(fā)器將更新所存儲的值。
在 DSP 的設計過(guò)程中，邏輯階段必不可少。這些階段實(shí)施操作并將結果傳遞到下一階段。下圖表示單個(gè)階段的簡(jiǎn)單模型。異步邏輯用于在兩個(gè)觸發(fā)器之間計算電路的新?tīng)顟B(tài)。例如，該邏輯云可執行加法或乘法。
對于異步 DSP 核心，邏輯階段被調整以消除時(shí)鐘。下圖顯示了這種 DSP 架構的基本構造。不是由時(shí)鐘控制門(mén)閂線(xiàn)路，而實(shí)際上是傳遞了一個(gè)完成信號給下一邏輯階段。根據邏輯云所執行的操作，在恰當時(shí)候可生成完成信號。
這種本地延遲控制可以保證電路的穩定。由于控制電路時(shí)間的邏輯就在本地，它就可以相應地改變電壓、處理速度和溫度。
異步設計有許多種不同的途徑，而前提是電路不受單一時(shí)鐘控制。多數情況下，異步邏輯被用于通過(guò)專(zhuān)門(mén)的電路設計來(lái)解決具體問(wèn)題。但是，異步邏輯也可用作完整 DSP 核心的基礎，而不僅僅是設計中偶爾需要的一種工具。其好處包括降低功耗、可靠性提高以及電磁干擾 (EMI) 低。
異步設計的好處
采用異步設計的理由非常吸引人。在正確使用中，這種方法可以實(shí)現更低的能耗、更好的 EMI 性能；由于消除了全球時(shí)鐘偏差，真正地簡(jiǎn)化了設計。
功耗更低：與同步 DSP 核心相比，異步 DSP 最重要的好處就是功耗更低。事實(shí)上，這種異步核心的能效數量級高于最好的同步 DSP。
隨著(zhù)硅產(chǎn)品尺寸的縮小，功耗問(wèn)題越來(lái)越重要。由于線(xiàn)路長(cháng)度為線(xiàn)性而面積為平方，單位面積硅功耗將隨著(zhù)尺寸的縮減而增加。目前，通過(guò)降低電壓，數字設計人員已經(jīng)成功地解決了這個(gè)問(wèn)題；但由于電壓閾值的限制，目前的半導體技術(shù)無(wú)法再有效地降低電壓。要想有效地利用新增加的功能，必須降低各個(gè)功能的功耗。
在 CMOS 技術(shù)中，門(mén)電路切換狀態(tài)時(shí)將消耗能量。在同步電路中，時(shí)鐘需要進(jìn)行多次切換，從而造成功耗。在設備或者設備的分區中分配時(shí)鐘需要時(shí)鐘緩沖器。時(shí)鐘緩沖器必須足夠大，以確保最大限度降低時(shí)鐘偏差。換言之，電路中的所有點(diǎn)必須同時(shí)接受時(shí)鐘變換。時(shí)鐘分配通常被稱(chēng)為時(shí)鐘樹(shù)（Clock Tree），一般會(huì )消耗幾乎一半的總系統能量。樹(shù)底部的時(shí)鐘緩沖器具有相當大的扇出量和很大的體積，因此功耗較高。
目前開(kāi)發(fā)有多種技術(shù)消除切換邏輯的能耗，如時(shí)鐘門(mén)控。迄今為止，這些技術(shù)都無(wú)法實(shí)現異步設計的更低功耗。
時(shí)鐘門(mén)控對于異步電路來(lái)說(shuō)并非必備。實(shí)際上，異步電路僅在執行有效操作時(shí)耗能。換言之，無(wú)需增加電路的情況下，異步電路的功耗將根據所提供的性能相應地增加。這意味著(zhù)，不需要更多調整，這種設備就擁有低待機電流，其功耗也將隨實(shí)際提供的性能而增加。
切換性能更出色：除了功耗更低外，含有異步邏輯的設備還將擁有極低的 EMI。無(wú)論是 IC 設計人員還是最終用戶(hù)，它帶來(lái)的好處數不勝數。
全球或當地時(shí)鐘是影響 EMI 的一個(gè)最大因素。由于同步電路中的全球時(shí)鐘需要同時(shí)隨處進(jìn)行切換，因此同步設備所發(fā)出的 EMI 在特定頻率時(shí)將擁有相當明顯的峰值。
高速設備所發(fā)出的 EMI 噪音將進(jìn)入 PCB 的電源層。隨后該噪音將出現在外部 I/O 或布線(xiàn)中，在線(xiàn)纜中引起多余且通常超標的輻射。第一道防線(xiàn)采用解耦電容，而更昂貴的屏蔽或共模扼流線(xiàn)圈將用作最后一道防線(xiàn)。
電源層上的 EMI 也使得電源的設計更加復雜。對于高速運轉的同步電路，電源必須經(jīng)過(guò)過(guò)濾或過(guò)量?jì)?，以符合電源層上所產(chǎn)生的電壓尖脈沖。
這些噪音和電源問(wèn)題加在一起，增加了設計人員的設計難度，尤其在特定設計中使用大量高速 DSP 時(shí)。通過(guò)消除對于全球同步時(shí)鐘的需要，異步邏輯設計可以減輕或解決這些問(wèn)題?？梢燥@著(zhù)地降低 EMI，使 PCB 設計更簡(jiǎn)單并提高系統的可靠性。異步電路電源波紋的缺失相當引人注目，它表明可以獲得更好的切換性能。
下列圖顯示了同步和異步 DSP 電源噪音之間的典型差異。這些圖是示波器的屏幕截圖，測量了高性能 DSP 在電源層上產(chǎn)生的噪音。
在 IC 設計人員眼中，更出色的切換性能代表更可靠的電路。電路同時(shí)發(fā)生大規模切換時(shí)，將產(chǎn)生非常大的瞬時(shí)電流。在設備的電網(wǎng)上顯示為 IR 降。這意味著(zhù)電網(wǎng)的某一區域在此時(shí)的電壓較低。這是意料之中的正常情況，通常都通過(guò)設計驗證來(lái)確保電網(wǎng)能承受預計的最大電壓下降。有時(shí)這也是一種限制因素，妨礙設計人員在邏輯的特定區域進(jìn)行進(jìn)一步設計。
消除時(shí)鐘偏差：采用異步設計還有很多原因。低于 90 納米的硅片是生產(chǎn)的趨勢。這可以從硅制造商大力投入以糾正一系列問(wèn)題上得以證明。他們已著(zhù)手開(kāi)發(fā)干涉計量學(xué)（Interferometric Metrology）等高級技術(shù)，盡量使光罩的最小特征尺寸小于當前的曝光波長(cháng)。
由于這些變量會(huì )提高設備的偏差量，因此在過(guò)程中控制它們非常重要。
時(shí)鐘偏差被定義為時(shí)鐘信號到達電路中不同點(diǎn)的時(shí)間差。
由于相同時(shí)鐘上的所有邏輯必須有序地運行，因此時(shí)鐘偏差必須保持在最低水平，以確保電路正確運行。設備的時(shí)鐘頻率越高，可允許的偏差越小。
隨著(zhù)特征尺寸的減少，時(shí)鐘偏差的問(wèn)題將更加嚴重。相比以前，特定晶片中將分為“慢速”芯片和“快速”芯片；由于密度大幅增加，單個(gè)芯片中的變量也將有所體現。這種狀況的性質(zhì)對于大型單片同步設備意義非常重大。
采用異步 DSP 核心可避免此類(lèi)問(wèn)題。DSP 核心基于小型自計時(shí)電路。因此所有定時(shí)對于該邏輯塊相關(guān)的小區域都是本地的。
穩定性更高：半導體主要受三大物理屬性影響：制作流程速度、電源電壓電平和溫度。如果這些特征發(fā)生任何變化，將造成晶體管運轉更快或更慢的情況。
同步電路必須在上述參數的最佳和最差狀態(tài)值下進(jìn)行靜態(tài)時(shí)序分析（static timing analysis），以確保設備工作正常。換而言之，同步電路有一個(gè)可以使電路停止工作的“切斷點(diǎn)”。
由于異步電路是自計時(shí)電路，因此它們在物理特征變化時(shí)只須加速或減速。因為控制自計時(shí)的邏輯與處理邏輯處于相同區域，所以溫度和電壓等環(huán)境變化都會(huì )對兩者造成影響。所以，異步電路針對抵抗動(dòng)態(tài)電壓下降等瞬時(shí)變化的抗影響性能更好，還將根據長(cháng)期溫度和電壓變化進(jìn)行自動(dòng)調整。
橫空出世：通用異步 DSP
由于成功采用異步設計技術(shù)的各種設備不斷出現，異步設計正受到越來(lái)越多的關(guān)注。異步邏輯的優(yōu)點(diǎn)眾所周知。包括低功耗和更穩定的設計等等。
直到最近，異步電路僅僅在非常必要時(shí)才使用。由于學(xué)術(shù)界的偏見(jiàn)，它們通常被視為邊緣產(chǎn)品?，F在，許多商用設備已經(jīng)開(kāi)發(fā)了上述針對各類(lèi)小眾市場(chǎng)的功能。
完全基于異步邏輯的通用 DSP 核心的出現表明，現有的工具、技術(shù)和知識創(chuàng )造的商用產(chǎn)品可應用于更大的客戶(hù)群體。更吸引人的是，該設備可與任何現有 DSP 一樣進(jìn)行同樣的編程和操作。也就是說(shuō)，這個(gè)解決方案在絲毫不影響可用性的基礎上，實(shí)現了異步技術(shù)的所有優(yōu)點(diǎn)。
關(guān)于 Ocastic
Octasic Inc. 成立于 1998 年，總部在加拿大魁北克省蒙特利爾，是一家面向融合電信運營(yíng)商、企業(yè)和終端通信設備市場(chǎng)提供完整的硅和軟件解決方案的全球提供商。在功能、密度、成本和功耗等方面，Octasic 質(zhì)量?jì)?yōu)異的可擴展語(yǔ)音、視頻和數據解決方案為下一代制造商帶來(lái)了最好的靈活性和無(wú)與倫比的性能。如欲了解詳細信息，請訪(fǎng)問(wèn) www.octasic.com。
關(guān)于作者：
James Awad，Octasic 產(chǎn)品市場(chǎng)推廣經(jīng)理
James Awad 是 Octasic 半導體部的一名產(chǎn)品市場(chǎng)推廣經(jīng)理，在電信行業(yè)具有九年以上的從業(yè)經(jīng)驗。他在康考迪亞大學(xué)蒙特利爾分校獲得學(xué)士學(xué)位，在針對語(yǔ)音數據包網(wǎng)絡(luò )的 ASIC 設計和系統架構方面有較深造詣。供職于 Octasic 期間，他在回聲消除和語(yǔ)音質(zhì)量方面進(jìn)行了深入鉆研。
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