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基于數字移相高精度脈寬測量系統
作者：
時(shí)間：2017-02-06
來(lái)源：網(wǎng)絡(luò )
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利用DLL功能可以非?？焖俜奖愕貥嫿ㄒ葡嘤嫈的K，實(shí)現本文前面介紹的測量方法。移相計數模塊結構如圖5所示。原始時(shí)鐘通過(guò)CLKDLL處理后得到的相位依次相差90°的四路時(shí)鐘輸出為CLK0、CLK90、CLKl80和CLK270，它們分別作為四個(gè)相同的16位計數器的計數時(shí)鐘，待測信號連接計數器的使能端，同時(shí)控制四個(gè)計數器的啟動(dòng)和停止。有了各計數器的計數結果，再通過(guò)加法器得到累加的計數個(gè)數，最后計算出信號脈寬值。
3仿真和精度分析
圖6給出了FPGA芯片內部布線(xiàn)后用Modelsim進(jìn)行仿真的結果。在RESET后就啟動(dòng)移相計數模塊，開(kāi)始對待測信號進(jìn)行測量，完成一次測量后產(chǎn)生READY信號，同時(shí)輸出測量結果，以供后續部分使用。仿真的結果證明測試系統達到設計目標。
下面進(jìn)一步對系統做深入的誤差分析。造成系統測量脈寬誤差的來(lái)源主要有系統原理誤差TS、時(shí)鐘相移誤差TP和信號延遲誤差Td以及計數時(shí)鐘抖晃TC，如圖7所示。
由前所述，當80MHz晶振時(shí)鐘輸入時(shí)，系統原理誤差Ts=3．125ns。時(shí)鐘相移誤差為從CLKDLL中出來(lái)的四路時(shí)鐘信號之間本身的相位偏移，根據芯片提供的參數，其最大TP為200ps。計數時(shí)鐘抖晃是指從CLKDLL中輸出的時(shí)鐘信號本身周期的偏差，其最大TC為60ps。由于計數的時(shí)鐘周期數較多，故平均后其對整個(gè)系統的測量誤差影響可以忽略不計。
信號延遲誤差即為由于芯片內部各信號傳輸延遲不一致而造成的四個(gè)計數器計數的同步誤差。為分析該誤差情況，用ISE 5．1提供的Timing Analyzer程序對關(guān)鍵路徑做進(jìn)一步的時(shí)間分析，得到的結果如表1所示。
表中第一欄為從CLKDLL中出來(lái)的計數時(shí)鐘到各自計數器的延遲時(shí)間，第二欄為用來(lái)控制計數器啟動(dòng)停止的HF信號到四個(gè)計數器的時(shí)間。由于需要的是各計數時(shí)鐘間相對延遲時(shí)間，故第三欄給出時(shí)鐘相對于HF信號到計數器的延遲，即為第一欄和第二欄的差值。由此得出信號延遲誤差Td=0．950ns。
故有系統測量誤差T為：
T=TS+TP+Td=4．275ns (2)
即脈寬測量最大誤差為±4．275ns。與脈沖計數法比較，同樣的80MHz時(shí)鐘輸入，最大測量誤差減小到原來(lái)的34．2％。
本文在數字移相技術(shù)的基礎上設計了一種高精度的脈寬測量系統，使測量精度相對于脈沖計數法提高了多倍。若需進(jìn)一步提高這種方法的測量精度，可以通過(guò)以下兩個(gè)方面進(jìn)行改進(jìn)：(1)繼續提高晶振頻率，尋求速度更快的FPGA芯片。晶振頻率越高，系統原理誤差越小。(2)減小信號延遲誤差。由前面可以看到，信號的延遲誤差對系統精度的影響占了很大的比例。減小各計數時(shí)鐘和待測信號到計數器的信號延遲的差異，可以有效地提高測量精度。由于FPGA內部信號延遲的時(shí)間均可以很方便地得到，因此在設計時(shí)可以通過(guò)調整內部各元件的放置位置以及連線(xiàn)來(lái)盡量減小延遲誤差，或者通過(guò)添加一些門(mén)電路來(lái)增加延時(shí)以使各信號延遲時(shí)間盡可能相同。
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