基于FPGA的虛擬DPO設計方案

　　2.1總體框圖

　　根據上述分析，制定以下設計方案：該示波器采用FPGA架構，FPGA作為系統控制核心負責監控PC機上發(fā)送過(guò)來(lái)的按鍵命令并根據當前的工作狀態(tài)發(fā)送相應的采集控制命令給采集模塊，同時(shí)還控制著(zhù)數字熒光處理模塊生成的波形圖像和控制菜單，另一方面，由于其高速的特點(diǎn)，用于實(shí)現高速數據采集系統以及數字熒光處理器。整體實(shí)現框圖如圖3所示。其中模數轉換器、時(shí)鐘電路和FPGA共同構成了示波器的采集系統，FPGA內部實(shí)現DPX模塊，最后通過(guò)USB上傳到PC機處理顯示。

　　圖3 虛擬DPO組成框圖

　　2.2信號調理電路

　　信號調理電路主要由衰減放大電路、耦合控制電路和直流偏置電路組成，由FPGA控制。

　　衰減放大電路調整輸入波形的幅度范圍，把不同幅度的信號進(jìn)行衰減或放大以適應屏幕的顯示范圍，便于觀(guān)察和測量。

　　耦合控制電路控制輸入信號的耦合方式，分別為交流耦合和直流耦合，在直流耦合方式時(shí)，信號的所有分量（交流和直流）都被采集顯示出來(lái)，而在交流耦合方式時(shí)，信號的直流分量被阻斷，只有交流分量被采集顯示出來(lái)。

　　直流偏置電路給信號加入直流分量，可以控制信號在屏幕中上下移動(dòng)。另外，示波器的輸入阻抗和模擬帶寬也由信號調理電路所決定。在本項目中，信號調理電路的輸入阻抗為50歐姆和1M歐姆可選。模擬帶寬為500MHz。

　　2.3數據采集系統

　　數據采集系統由到模數轉換器（AnalogDigital Convertor, ADC）、時(shí)鐘芯片和FPGA中相關(guān)采集控制模塊組成。

　　2.3.1模數轉換

　　本設計選用e2v公司的AT84AD001B模數轉換器。其接口如圖4所示。該ADC為并行比較結構，速度快，但功耗大。其將兩路ADC集成在一個(gè)芯片中，每路ADC最高采樣率達1GHz,量化精度八比特，另外該芯片還支持交織采樣的功能，即同一芯片中的兩路ADC同時(shí)采集同一路模擬信號，并且其采樣時(shí)鐘相位相反，將這兩路ADC的抽樣數據拼接起來(lái)可獲得2GSPS的最高采樣率。AT84AD001B的主要特性如下：

　　◇雙路ADC,每通道采樣率1GSPS,交織采樣模式下可達2GSPS;

　　◇輸出編碼為格雷碼和二進(jìn)制編碼可選，支持1:1和1:2復用輸出；

　　◇支持模擬輸入切換選擇，采樣時(shí)鐘選擇；

　　◇支持增益控制和零電平調節；

　　◇采樣率1GSPS時(shí)誤比特率不超過(guò)；

　　◇串行配置工作模式，源同步時(shí)鐘數據輸出；

　　圖4 模數轉換器AT84AD001B接口框圖

　　2.3.2時(shí)鐘電路

　　在本項目中，采用了National Semiconductor公司的高精度時(shí)鐘管理芯片LMK03033C.其時(shí)鐘抖動(dòng)的均方根值為500飛秒。該芯片內置低噪聲鎖相環(huán)并且支持8路時(shí)鐘同步輸出，支持串行配置。每路輸出時(shí)鐘都帶有可編程的分頻比、延遲調整和輸出選擇模塊，最高輸出時(shí)鐘頻率1GHz,且可在0 至2.25ns 的范圍內調節輸出延時(shí)，步進(jìn)為150ps.該芯片為高速ADC采集數據提供了精確的采樣時(shí)鐘。接口如圖5所示。

　　圖5時(shí)鐘管理芯片接口圖

　　2.3.3采集控制和數據緩沖

　　模數轉換器輸出的高速數字信號在采集控制模塊的控制下寫(xiě)入數據緩沖區，之后進(jìn)行數字熒光處理。如圖6所示。對于高速數字信號的控制和緩沖一般采用高速數字電路實(shí)現。一種方案是采用專(zhuān)用集成電路（ASIC）實(shí)現高速控制和數據緩沖。但是，專(zhuān)用集成電路成本極高，而且不能修改，一般用于經(jīng)過(guò)充分驗證的，成熟的數字電路設計。另一種方案是采用高速FPGA。