高速便攜式RS232/422信號模擬器設計

2. 3 FPGA核心控制電路模塊設計
FPGA核心控制電路監控以上各電路模塊的工作狀態(tài)，隨時(shí)準備接收來(lái)自它們的數據和命令，并進(jìn)行相應的控制。它包括了控制部分和串行數據生成部分，控制部分是在FPGA芯片內部嵌入Alter公司提供的NIOSⅡ的處理器IP軟核，利用QuartusⅡ軟件內部的SOPC工具生成FPGA內部的控制電路。串行數據生成部分利用VHDL硬件編程語(yǔ)言編制了波特率發(fā)生器和并串轉換模塊生成RS232／422串行信號數據。所有的控制電路都是通過(guò)軟件定制在一片FPGA芯片內，外圍電路比較簡(jiǎn)單，除了正常的程序加載電路和程序存儲芯片，僅需要一片時(shí)鐘芯片即可。FPGA核心控制電路原理圖如圖4所示。

3 系統軟件設計
3．1 波特率和串行數據產(chǎn)生模塊設計
串行數據產(chǎn)生模塊負責生成符合格式設置要求的串行數據，如起始位，數據位，效驗位，停止位等。它主要是把控制器發(fā)送的并行數據轉換成串行數據，并根據控制器發(fā)送的效驗位，停止位等設置命令來(lái)設置數據的格式，以來(lái)自波特率產(chǎn)生模塊的16倍的波特率作為全局時(shí)鐘，生成要模擬的RS232／422信號數據。
波特率產(chǎn)生模塊根據控制器發(fā)送的命令數據來(lái)產(chǎn)生符合要求的波特率。在本系統中，要求產(chǎn)生24種標準和非標準的波特率，其中標準的波特率16種，非標準波特率8種，最高的波特率達到1 Mb／s，這樣利用常規的分頻器不能滿(mǎn)足要求。
依據DDS(直接數字頻率合成)的原理，結合積分分頻電路，設計了頻率字累加器，通過(guò)從NIOSⅡ控制器輸入的頻率字來(lái)控制累加器的累加步長(cháng)，將累加器輸出的最高位作為輸出的時(shí)鐘信號的方法實(shí)現所需要的波特率時(shí)鐘，此時(shí)輸出的時(shí)鐘即可作為串行數據產(chǎn)生模塊的全局時(shí)鐘，也就是16倍的波特率。同時(shí)為了提高時(shí)鐘的精確度，降低誤碼率，在系統時(shí)鐘(這里采用的是22 11 8 4 MHz)進(jìn)入分頻器以前，利用PLL倍頻電路提高時(shí)鐘的頻率。
波特率和串行數據產(chǎn)生模塊在FPGA內部的原理實(shí)現框圖如5圖所示。它的實(shí)現是采用VHDL硬件描述語(yǔ)言實(shí)現的，框圖中每個(gè)小的模塊代表VHDL語(yǔ)言編制的模塊程序。