關(guān)于JESD204B轉換器與FPGA匹配的設計關(guān)鍵點(diǎn)
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發(fā)器頻率間隙。
本文引用地址：http://dyxdggzs.com/article/201612/326843.htm
圖4.JESD204B協(xié)議中規定，對齊來(lái)自于多個(gè)ADC、具有不同延遲的采樣數據從而在FPGA中實(shí)現同步。來(lái)自多個(gè)鏈路的幀數據或標記的樣本可針對同步處理進(jìn)行重對齊。
小結
新型轉換器與JESD204B之類(lèi)的FPGA接口較為復雜，使其顯得難于處理，此時(shí)分解關(guān)鍵系統需求至關(guān)重要。必須了解采樣速率和JESD204B通道速率倍頻器。根據IP支持、收發(fā)器數、收發(fā)器速度和頻率間隙等因素來(lái)進(jìn)行規劃和選擇合適的FGPA產(chǎn)品，有助于正確選擇轉換器。通過(guò)重點(diǎn)關(guān)注一些與FPGA相匹配的高級標準，可簡(jiǎn)化選擇合適的JESD204B轉換器的過(guò)程。
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