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首款嵌入式FPGA誕生 AI將迎來(lái)最好時(shí)代?

作者: 時(shí)間:2016-10-16 來(lái)源:電子發(fā)燒友 收藏
編者按:想要把FPGA嵌入到SoC中并非易事,不僅需要擁有FPGA的經(jīng)驗,更需要有IP集成的經(jīng)驗,不過(guò)收購Altera的英特爾剛好滿(mǎn)足。

  e如何做到帶寬增加10倍延遲減小至1/10

本文引用地址:http://dyxdggzs.com/article/201610/311373.htm

  Robert Blake為包括電子發(fā)燒友在內的媒體解密了Speedcore e為何能在互聯(lián)帶寬增加10倍、互聯(lián)延遲減小至1/10的提升下還能將功耗降低50%,成本降低90%。

  要嵌入到SoC中首先需要解決芯片的面積問(wèn)題,標準的FPGA內核與可編程IO、控制器等面積比接近1:1。Achronix 的Speedcore eFPGA直接連接至SoC,不僅能夠將FPGA芯片面積減少一半,使FPGA能夠嵌入到SoC中,還能夠減小CB的尺寸、減少PCB的層數以及提高信號完整性。



  圖:eFPGA面積減小一半

  Speedcore以?xún)炔窟B線(xiàn)方式直接連接至SoC,省去了在外置獨立FPGA中可見(jiàn)的大型可編程輸入輸出緩沖(IO buffer),能耗得到了降低。另外,Speedcore省去了對獨立FPGA周邊所有支持性元器件的需求,這些元器件包括電源調節器、時(shí)鐘發(fā)生器、電平位移器、無(wú)源元件和FPGA冷卻器件,成本也就相應的降低。



  圖:Speedcore eFPGA功耗及成本的降低



  圖:Speedcore與標準FPGA的帶寬及延遲時(shí)間對比

  至此,對于eFPGA能比標準FPGA增加10倍帶寬以及延遲減小至1/10也就容易理解了。由于減小了FPGA芯片面積,大大節省了信號的傳輸時(shí)間,信號可以直接進(jìn)入,可以將延遲時(shí)間降低到2ns,甚至0ns。而由于嵌入到SoC當中,帶寬也能夠增加十倍之多。

  eFPGA工藝技術(shù)及工具

  Achronix 的eFPGA目前主要瞄準計算中心、網(wǎng)絡(luò )以及5G應用,而Speedcore以模塊化方式構建,不僅可以在定義資源時(shí)提供靈活的支持,也能針對需求快速配置Speedcore IP 產(chǎn)品以實(shí)現交付。此外,模塊化架構也支持Achronix方便地將這項技術(shù)移植到不同的工藝技術(shù)和金屬疊層上。



  圖:Speedcore模塊化架構

  Robert Blake表示:“我們現在已經(jīng)可以提供基于臺積電(TSMC)的16納米FinFET Plus(16FF+)工藝的Speedcore IP產(chǎn)品,并且正在開(kāi)發(fā)基于臺積電的7納米工藝的IP。根據客戶(hù)的需求,如果需要轉換到新的工藝需要4到6個(gè)月的時(shí)間,之后針對不同核的支持則僅需要幾周的時(shí)間?!?/p>

  隨著(zhù)集成度的提升,對于FPGA而言軟件工具也十分重要。Achronix提供的ACE設計工具可以在性能、資源使用和編譯時(shí)間等方面評估Speedcore IP。此外,Achronix擁有關(guān)于Speedcore功能和ASIC集成流程方面的完整文檔。



  圖:Achronix商業(yè)模式

  除了開(kāi)頭提到的英特爾,谷歌也推出了TPU(Tensor Processing Unit)芯片用于機器學(xué)習,因此我們相信未來(lái)FPGA將迎來(lái)應用于人工智能()的好時(shí)機,而eFPGA未來(lái)也將會(huì )在不斷增長(cháng)的高性能計算應用市場(chǎng)得到廣泛應用。



  圖:Achronix Speedcore 嵌入式FPGA出貨


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