用于電池測試和化成的雙向同步PWM控制器

　　要獲得所需的主機時(shí)鐘同步頻率，請使用下式計算RFREQ (MASTER)值：

　　其中：

　　RFREQ (MASTER)為用于設置主機頻率的電阻(單位為kΩ)。

　　fSET為開(kāi)關(guān)頻率(單位為kHz)。

　　選擇從機的RFREQ

　　驅動(dòng)VSCFG < 4.53 V時(shí)，ADP1974配置為從機。 作為從機，ADP1974以施加于SYNC引腳的外部時(shí)鐘頻率工作。為確保正確同步，利用下式選擇RFREQ以將頻率設置為略低于主時(shí)鐘頻率的值：

　　RFREQ (SLAVE) = 1.11 × RFREQ (MASTER) (6)

　　其中：

　　RFREQ (SLAVE)為適當縮放從機頻率的電阻值，1.11為用于同步的RFREQ從機與主機之比。

　　RFREQ (MASTER)為與施加于SYNC引腳的主時(shí)鐘頻率相對應的電阻值。

　　從機頻率設置為略低于主機頻率，以便ADP1974的數字同步環(huán)路能夠與主機時(shí)鐘周期同步。從機可與高于從機時(shí)鐘頻率2%到20%的主機時(shí)鐘頻率同步。設置RFREQ (SLAVE)比RFREQ (MASTER)大1.11倍，可使同步環(huán)路大致在調整范圍的中心運行。

　　外部時(shí)鐘相移編程

　　如果從機不需要相移，各從機的SCFG引腳須接地。對于需要施加于從機SYNC引腳的同步時(shí)鐘的相移版本的器件，應在SCFG和地之間連接一個(gè)電阻(RSCFG)來(lái)設置所需的相移。 對于所需相移(φSHIFT)，為了確定RSCFG，首先應計算從機時(shí)鐘頻率(fSLAVE)。

　　其中：

　　tDELAY為相位時(shí)間延遲(單位為μs)。

　　φSHIFT為所需相移。

　　最后，使用下式計算tDELAY：

　　RSCFG (kΩ) = 0.45 × RFREQ (SLAVE) (kΩ) + 50 × tDELAY (μs) (10)

　　其中：

　　RSCFG為所需相移(單位為kHz)的對應電阻。RSCFG與tDELAY的關(guān)系曲線(xiàn)參見(jiàn)圖19。

　　使用相移特性時(shí)，應將一個(gè)47 pF或更大的電容與RSCFG并聯(lián)。

　　或者，SCFG引腳也可利用一個(gè)電壓源來(lái)控制。使用獨立電壓源時(shí)，確保所有情況下VSCFG ≤ VREG。通過(guò)EN引腳或UVLO禁用ADP1974時(shí)，VREG = 0 V，必須相應地調整電壓源以確保VSCFG ≤ VREG。

　　圖29顯示了ADP1974的內部電壓斜坡。該電壓斜坡是一個(gè)精確控制的4 V p-p斜坡。

　　死區時(shí)間編程

　　要調整DH和DL同步輸出的死區時(shí)間，應在DT和GND之間連接一個(gè)電阻(RDT)并用一個(gè)47 pF電容予以旁路。利用圖30選擇給定死區時(shí)間對應的RDT，或利用下式計算RDT。要獲得單個(gè)RDT計算式，可將VDT和RDT的計算式合并。

　　圖30. DT引腳電阻(RDT)與死區時(shí)間(tDEAD)的關(guān)系

　　最大占空比編程

　　ADP1974的設計最大內部占空比為97%(典型值)。在DMAX和地之間連接一個(gè)電阻，便可將最大占空比設置為0%到97%的任意值，計算公式如下：

　　圖31. RDMAX與占空比的關(guān)系，RFREQ = 100 kΩ，VCOMP = 5 V

　　ADP1974的最大占空比為97%(典型值)。 如果DMAX電阻設置的最大占空比大于97%，ADP1974將默認使用內部最大值。 如果97%的內部最大占空比對應用足夠，應將DMAX引腳接VREG或使其保持浮空。

　　DMAX引腳和接地層之間連接的CDMAX電容必須為47 pF或更大。

　　調整軟啟動(dòng)周期

　　ADP1974具有可編程軟啟動(dòng)功能，可防止啟動(dòng)期間輸出電壓過(guò)沖。 軟啟動(dòng)圖參見(jiàn)圖22。 利用下式計算使能開(kāi)關(guān)前的延遲時(shí)間(tREG)：

　　舉個(gè)例子，一個(gè)采用20 V輸入和10 nF電容的設計將有1 ms的延遲和2.5 V/ms的斜坡率。

　　CSS電容不是ADP1974必需的。 不使用CSS電容時(shí)，內部5 μA(典型值)電流源立即將SS引腳電壓拉到VREG。 不使用CSS電容時(shí)，ADP1974內部便沒(méi)有軟啟動(dòng)控制，系統可能會(huì )在啟動(dòng)期間產(chǎn)生較大的輸出過(guò)沖和峰值電感尖峰。 不使用CSS電容時(shí)，應確保啟動(dòng)期間的輸出過(guò)沖不能大到觸發(fā)打嗝限流。

　　PCB布局指南

　　為了實(shí)現較高的效率、良好的調節性能和出色的穩定性，PCB布局布線(xiàn)必須合理設計。

　　設計PCB時(shí)，應遵守下列原則(框圖見(jiàn)圖20，引腳配置見(jiàn)圖2)。

　　· VIN的低有效串聯(lián)電阻(ESR)輸入電源電容(CIN)應盡可能靠近VIN和GND引腳，以使電路板寄生電感注入器件的噪聲最小。

　　· VREG的低ESR輸入電源電容(CVREG)應盡可能靠近VREG和GND引腳，以使電路板寄生電感注入器件的噪聲最小。

　　· 用于SCFG、FREQ、DMAX和SS引腳的元件應靠近相應的引腳放置。 將這些元件統一連接到模擬接地層，以便與GND引腳形成開(kāi)爾文連接。

　　· 從COMP引腳到關(guān)聯(lián)器件(如AD8450)的走線(xiàn)應盡可能短。 此走線(xiàn)不應放在開(kāi)關(guān)信號附近，可能的話(huà)應將其屏蔽起來(lái)。

　　· 任何用于SYNC引腳的走線(xiàn)或元件應遠離敏感的模擬節點(diǎn)。 使用外部上拉電阻時(shí)，最好在上拉電阻的電源和GND之間使用一個(gè)本地0.1 μF旁路電容。

　　· 從DH和DL引腳到外部元件的走線(xiàn)應盡可能短，以使寄生電感和電容最小，避免影響控制信號。 DH和DL引腳是開(kāi)關(guān)節點(diǎn)，其相關(guān)布線(xiàn)不應靠近任何敏感的模擬電路。

　　· 使高電流走線(xiàn)盡量短、盡量寬。

　　· 將ADP1974的接地連接直接連到電流檢測電阻(RS)的接地連接。

　　· 通過(guò)一個(gè)20 kΩ電阻將CL直接連到RS。

　　· 從圖32所示的接地連接進(jìn)行如下連接：

　　· GND引腳連接到RS的接地點(diǎn)

　　· 系統電源接地總線(xiàn)連接到RS的接地點(diǎn)

　　· 構建一個(gè)具有一個(gè)主機和多個(gè)從機的系統時(shí)，應考慮如下事項以使與SYNC引腳相連的走線(xiàn)電容最?。?/p>

　　· 對于僅有幾個(gè)從機的小型系統，在主機SYNC信號和從機SYNC輸入引腳之間串聯(lián)一個(gè)電阻可限制走線(xiàn)電容，降低可能會(huì )把噪聲注入主機的快速地電流。

　　· 對于較大型應用，串聯(lián)電阻不足以隔離主機SYNC時(shí)鐘。 在較大系統中，使用外部緩沖器來(lái)降低走線(xiàn)電容。 外部緩沖器具有驅動(dòng)能力，可支持較大數量的從機。

　　圖32. 推薦RS開(kāi)爾文接地連接

　　外形尺寸

　　圖33. 16引腳超薄緊縮小型封裝[TSSOP]

　　(RU-16)

　　圖示尺寸單位：mm