一種2 Gsps數字示波器數據采集系統的設計

3 硬件設計
3．1 目標系統高速時(shí)鐘電路的設計
通過(guò)LMX2531的標準的三線(xiàn)串行接口(CLK，DATA，LE)對其編程，以控制LMX2531能夠輸出期望的頻率。時(shí)鐘輸出頻率大小的計算公式為：
fout=N×(OSCin/R) (1)
其中，N=Ninteger+Nfractional(包括整數和小數兩部分)，Ninteger的值即為Ⅳ分頻器的值，Nfractional的值包括NUM和DEN兩部分的值，R代表R分頻器的值，OSCin為參考時(shí)鐘輸入值。R分頻器的值可以由用戶(hù)在1，2，4,8，16,32中任選一個(gè)，而且參考時(shí)鐘輸入OSCin和輸出頻率fout也是用戶(hù)自己決定的。根據設計要求，確定各個(gè)寄存器的具體取值，將計算好的數據寫(xiě)入芯片內的11個(gè)24位控制寄存器，從而得到ADC需要的1 GHz的時(shí)鐘。
3．2 AT84AD001工作模式的設置
AT84AD001的工作時(shí)序如圖2所示。I，Q通道ADC都使用I通道輸入模擬信號，I通道工作時(shí)鐘頻率為1 GHz，Q通道的工作時(shí)鐘與I通道工作時(shí)鐘同頻反相，在這種模式下，通過(guò)兩個(gè)實(shí)時(shí)采樣率為1 Gsps的ADC按照交替方式并行采樣，將得到的數據按照一定的輸出格式拼合成2 Gsps的數據流。

3．3 FPGA內部邏輯模塊介紹
FPGA內部邏輯模塊主要包括：
1)時(shí)基電路模塊：接收AT84AD001的輸出數據同步鎖存時(shí)鐘作為FPGA內部的工作時(shí)鐘，并且為數據采集系統提供時(shí)間基準尺度。
2)數據采集接口、存儲接口模塊：利用
FPGA的串行收發(fā)器SERDES(Serializer／Deserializer)和動(dòng)態(tài)相位對準DPA(Dynamic Phase Alignment)電路接收LVDS格式、1 Gbps速率的差分數據流，并且對其降頻，然后根據差分通道和ADC數據位的對應順序以及接收器數據的輸出格式，設計恢復電路，將64位的數據按采樣點(diǎn)的格式恢復為8個(gè)采樣點(diǎn)，最后在FPGA與片外存儲器之間建立數據存儲接口，將數據按照一定的速率和格式寫(xiě)入片外存儲器。
3)采集控制模塊：利用采集狀態(tài)機，配合軟件系統完成對整個(gè)采集過(guò)程進(jìn)行管理，按照設定的預觸發(fā)和后觸發(fā)數據量完成成整個(gè)采集工程。
4)觸發(fā)控制模塊：用來(lái)實(shí)現信號特征點(diǎn)的捕捉及波形顯示的同步。
5)計算系統接口模塊：完成FPGA和DSP之間的通信。
其中，采集狀態(tài)機作為采集控制模塊的核心，負責整個(gè)數據采集過(guò)程的控制，具有舉足輕重的地位。它是一個(gè)用VHDL語(yǔ)言編制的狀態(tài)機，其狀態(tài)轉換如圖3所示。圖3中狀態(tài)轉換所涉及的采集狀態(tài)說(shuō)明如表1所示。

4 數據采集系統監控軟件設計
為了便于測試整個(gè)硬件的工作，在DSP中編制了簡(jiǎn)單的監控程序，程序流程圖如圖4所示。首先，DSP調用時(shí)鐘芯片和ADC的初始化程序，完成對高速時(shí)鐘電路和采集電路的初始化，使其工作在目標系統所需要的工作模式下；然后發(fā)出采集開(kāi)始命令，數據采集系統進(jìn)入采集過(guò)程；延遲一段時(shí)間以后，查詢(xún)采集結束標志；當得知采集過(guò)程結束時(shí)，便從RAM中讀取波形數據，經(jīng)過(guò)分析處理后送去顯示。