基于DSP的高速數據采集系統硬件設計

2．3 JTAG電路
JTAG是基于IEEE 1149．1標準的一種邊界掃描測試方式(Boundary-scan Test)，結合仿真器和仿真軟件，可訪(fǎng)問(wèn)DSP的所有資源，包括片內寄存器以及所有的存儲器，從而提供實(shí)時(shí)的硬件仿真與調試環(huán)境，便于開(kāi)發(fā)人員進(jìn)行系統調試。在大多數情況下，如果開(kāi)發(fā)板和仿真器之間的連接電纜不超過(guò)6英寸，可以采用圖4的接法。但應該注意，DSP的EMU0和EMU1引腳都需要上拉電阻，推薦值為4．7 kΩ或者10 kΩ。如果DSP和仿真器之間的連接電纜超過(guò)6英寸，則需要另加緩沖驅動(dòng)電路。

2．4 時(shí)鐘電路
TMS320VC5509的外部時(shí)鐘從CLKIN引腳輸入，在內部修改這個(gè)信號，來(lái)產(chǎn)生希望頻率的輸出時(shí)鐘，時(shí)鐘發(fā)生器將這個(gè)輸出時(shí)鐘(即CPU時(shí)鐘)送給CPU、外設和其他的內部模塊。也可以用可編程的時(shí)鐘分頻器對CPU時(shí)鐘分頻，在CLKOUT引腳輸出。時(shí)鐘發(fā)生器中還有一個(gè)時(shí)鐘模式寄存器(CLKMD)，用來(lái)控制和監視時(shí)鐘發(fā)生器，它可以控制時(shí)鐘發(fā)生器進(jìn)入兩種工作模式：
1)旁路模式，PLL被旁路掉，輸出時(shí)鐘的頻率就等于輸入時(shí)鐘的頻率除以1、2、4。
2)鎖定模式，輸入時(shí)鐘既可以乘以或除以一個(gè)系數來(lái)獲得期望的輸出頻率，并且輸出時(shí)鐘相位與輸入信號鎖定。
在鎖定模式下，輸出頻率由下面的公式計算：
輸出頻率=(PLL MULT／(PLL DIV+1))×輸入時(shí)鐘頻率
在此，可以選擇時(shí)鐘發(fā)生器工作在鎖定模式，即CLKMD的PLL ENABLE為1，外部振蕩晶體可以為10～20 MHz。根據外部振蕩晶體與DSP內部時(shí)鐘信號，可以計算出相應的PLLMULT與PLL DIV值，圖5為DSP的外部時(shí)鐘電路。