基于A(yíng)/D和DSP的高速數據采集系統方案介紹

FIFO存儲器允許數據以不同的速率寫(xiě)入和讀出,IDT72V253是一種高速的4 096字×18位的FIFO器件,如圖3所示。其最高頻率可達166 MHz,數據寫(xiě)入數據讀出時(shí)間均為10 ns。當鎖入的字數超過(guò)4 096時(shí),存儲器進(jìn)人滿(mǎn)狀態(tài)。FIFO的狀態(tài)可通過(guò)時(shí)間和狀態(tài)位——滿(mǎn)(FF／IR)、空(EF／OR)、半滿(mǎn)(HF)、PAE和PAF來(lái)獲得。當存儲器滿(mǎn)時(shí),FF／IR輸出為低電平;當存儲器為空時(shí),EF／OR輸出為低電平。當FIFO存有不少于2 048字內容時(shí),HF輸出為高。PAE和PAF狀態(tài)位是可編程狀態(tài)位。當寫(xiě)使能端WEN電平變低時(shí),待送入FIFO的數據在WCLK時(shí)鐘的同步下送人FIFO,當第一個(gè)字被寫(xiě)入時(shí),EF／OR引腳的電平變?yōu)楦唠娖?當送入的數據超過(guò)(n+1)(n為PAE的偏置值)個(gè)字時(shí),可編程狀態(tài)位PAE變?yōu)楦唠娖?當有(D／2)+1(2 049)個(gè)字寫(xiě)入時(shí),HF引腳電平變低;隨著(zhù)數據的繼續寫(xiě)入,會(huì )引起PAF引腳電平變低。如果沒(méi)有數據讀出,當有(D—m)(4 096—m)個(gè)字寫(xiě)入時(shí),PAF引腳電平變低。當FIFO數據寫(xiě)滿(mǎn)時(shí)(對于IDT72V253,就是寫(xiě)入4 096個(gè)字),FF／IR位變?yōu)榈碗娖?阻止數據的進(jìn)一步寫(xiě)入。當FIFO寫(xiě)滿(mǎn)時(shí),第一個(gè)讀操作將會(huì )引起FF位電平變高,后來(lái)的讀操作將會(huì )引起HF和PAF引腳電平變高。當FIFO里面只有n個(gè)字時(shí),PAE引腳電平變低;當最后一個(gè)字從FIFO讀出時(shí),EF引腳電平變低,阻止進(jìn)一步的讀操作。

3 高速A／D轉換器與DSP的接口設計

3.1 接口設計

AD6644是14位模數轉換器,IDT72V253是18位FIFO,TMS320C6713 DSP的數據總線(xiàn)是32位,所以IDT72V253和TMS320C6713只需接低14位的D0～D13。由于FIFO的先入先出特殊結構,系統中不需要任何地址線(xiàn)的參與,大大簡(jiǎn)化了電路。A／D采樣所得數據要實(shí)時(shí)送入FIFO,因此兩者的寫(xiě)時(shí)鐘頻率必須一樣,且AD6644和IDT72V253的最小時(shí)鐘輸入都是10 ns,操作起來(lái)統一方便。CPLD選用Xilinx公司的xc95144xl-tql44,用它實(shí)現四二輸入與門(mén),把TMS320C6713的通用緩沖串口(Mcbsp)中的DX、FSX配置為通用輸出口(GPlO),對這個(gè)四二輸入與門(mén)的通斷進(jìn)行控制,從而對A／D轉換器和FIFO的寫(xiě)時(shí)鐘進(jìn)行控制。由于外部FIFO占用著(zhù)TMS320C6713的CE0空間,所以讀信號的邏輯關(guān)系為：R=CE0+ARE,TMS320C6713的CE0和ARE相“與”后與IDT72V253的RCLK相連,為FIFO提供讀時(shí)鐘(CE0和ARE相“與”由xc95144xl-tql44完成)。TMS320C6713的CLKX與IDT72V253的復位信號PRS相連用以復位FIFO。接口框圖如圖4所示。

3.2 時(shí)序設計

通過(guò)兩個(gè)“與”門(mén)分別對A／D轉換器和FIFO的寫(xiě)時(shí)鐘進(jìn)行控制,因為AD6644從模擬輸入開(kāi)始到該次轉換的數據出現在輸出口上需要4個(gè)時(shí)鐘周期,并且在高速度采樣時(shí)導線(xiàn)的延時(shí)效果會(huì )非常明顯,若把A／D轉換器和FIFO的時(shí)鐘連在一起,很可能過(guò)多地采到無(wú)效數據。分開(kāi)控制以后,通過(guò)軟件延時(shí),可以方便地分別對A／D轉換器和FIFO的時(shí)鐘進(jìn)行控制,調試起來(lái)相當方便,力圖把采到無(wú)效數據的位數減至最低。AD6644的工作時(shí)序如圖5所示,IDT72V253寫(xiě)時(shí)序如圖6所示。