基于Nios II內核的SOPC開(kāi)發(fā)板的設計

隨著(zhù) EDA 技術(shù)及微電子技術(shù)的飛速發(fā)展，現場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array，簡(jiǎn)稱(chēng)FPGA)的性能有了大幅度的提高，FPGA的設計水平也達到了一個(gè)新的高度。傳統的嵌入式系統設計方法已不能適應當前設計的需要?；?FPGA 的嵌入式系統設計為現代電子產(chǎn)品設計帶來(lái)了更大的靈活性，以 Altera 公司開(kāi)發(fā)的 Nios II 軟核處理器為核心的SOPC(System on Programmable Chip)系統便是把嵌入式系統應用在 FPGA 上的典型例子。

Nios II開(kāi)發(fā)板的實(shí)現

SOPC開(kāi)發(fā)板的核心器件是Altera公司生產(chǎn)的Cyclone系列FPGA，其關(guān)鍵技術(shù)是在Quartus II、SOPC Builder及Nios IDE平臺上實(shí)現可配置、可剪裁系統的設計。

1 Nios II軟核處理器的特點(diǎn)

Nios II系列32位 RISC 嵌入式處理器具有很大的靈活性，可以在多種系統設置組合中進(jìn)行選擇，達到性能、特性和成本目標。其具有超過(guò)200DMIP的性能。

Nios II系列嵌入式處理器是一款采用流水線(xiàn)技術(shù)、單指令流的RISC CPU，廣泛應用于嵌入式系統。Nios II 包括三種內核，即快速的 Nios II/f (最高性能的優(yōu)化)內核、經(jīng)濟的 Nios II/e (最小邏輯占用的優(yōu)化)內核以及標準的 Nios II/s (平衡于性能和尺寸)內核，每種內核根據不同的性能而優(yōu)化。

考慮到性能和成本，通常采用 Nios II 標準內核設計。Nios II 嵌入式CPU支持32位指令集、32位數據線(xiàn)寬度、32個(gè)通用寄存器、32個(gè)外部中斷源、2GB尋址空間，包含高達256個(gè)用戶(hù)自定義的 CPU 定制指令。其可選的片上 JTAG 調試模塊是基于邊界測試的調試邏輯，支持硬件斷點(diǎn)、數據觸發(fā)和片外片內的調試跟蹤。Nios II 標準內核設計框圖如圖1所示。

圖1 Nios II 標準內核設計框圖

2 SOPC 技術(shù)的實(shí)現

SOPC技術(shù)是一種靈活、高效的片上系統SOC設計方案，其工作環(huán)境是Altera Quarlus II中的SOPC Builder。與其他SOC設計相比，其優(yōu)點(diǎn)在于可編程性，利用FPGA的可編程性進(jìn)行SOC設計。通過(guò)采用SOPC Builder工具，用戶(hù)可以很方便地將處理器、存儲器和其他外設連接起來(lái)，組成一個(gè)完整的嵌入式系統。SOPC從內部的角度，主要包含兩個(gè)部分：圖形用戶(hù)界面（GUI）和系統生成程序。圖形用戶(hù)界面內每個(gè)組件也可以提供自己的配置圖形用戶(hù)界面，GUI 創(chuàng )建系統PTF文件對系統進(jìn)行描述；生成程序創(chuàng )建針對目標器件的系統HDL描述。利用SOPC Builder創(chuàng )建的GUI如圖2所示。

圖2 SOPC Builder GUI界面

SOPC開(kāi)發(fā)板設計實(shí)例

SOPC開(kāi)發(fā)板選擇Cyclone系列器件EP1C3，該器件基于成本優(yōu)化的全銅1.5V SRAM工藝，容量為2910個(gè)邏輯單元，59904比特嵌入式RAM，支持單端I/O標準，通過(guò)LVDS標準可提供104個(gè)信道的I/O支持。利用鎖相環(huán)（PLL）可設計復雜的時(shí)鐘管理電路。

1 開(kāi)發(fā)板的硬件設計

開(kāi)發(fā)板主要包括以下幾部分：4個(gè)七段共陽(yáng)數碼管、4個(gè)LED、2個(gè)RS232接口、1個(gè)USB接口、1個(gè)PS2接口、LCD接口（19264）、蜂鳴器和25MHz有源晶振，下載電路包括JTAG方式和AS方式，采用EPCS1作為串行配置器件。硬件原理框圖如圖3所示，下載電路如圖4所示。

圖3 開(kāi)發(fā)板硬件原理框圖

圖4 JTAG與AS下載方式

2 Nios II內核設計實(shí)例

Nios II內核的設計是建立在Quartus II、SOPC Builder和Nios IDE等開(kāi)發(fā)環(huán)境基礎上的，Nios CPU內核設計流程如圖5所示，生成的Nios CPU內核如圖6所示。

圖5 Nios CPU內核設計流程圖

圖6 Nios CPU內核實(shí)例

結束語(yǔ)

利用Nios II軟核處理器的優(yōu)勢，在FPGA內部嵌入可定制的CPU，使用戶(hù)可以根據需求來(lái)靈活的配置系統，即節約了成本，又加快了產(chǎn)品推向市場(chǎng)的速度，且易于升級改進(jìn)。本文提出的基于Nios II內核的SOPC開(kāi)發(fā)板的設計給 Nios II的應用提供了一個(gè)有效的硬件平臺，具有廣泛的實(shí)際應用價(jià)值。但由于EP1C3內部RAM資源有限，需外擴RAM和FLASH才能滿(mǎn)足更多開(kāi)發(fā)和應用。針對這個(gè)問(wèn)題，開(kāi)發(fā)板上已經(jīng)預留出外擴接口，可以滿(mǎn)足用戶(hù)設計上更多的需求。