基于Verilog計算精度可調的整數除法器的設計

從圖2的波形可以看出，輸出結果為1 164，除法運算要精確到百分位，所以往左移動(dòng)2位，其最終的值為11．64，而實(shí)際的值為11．636 36……，經(jīng)過(guò)四舍五入得到的結果完成正確。從仿真時(shí)間來(lái)看，對于相同的數值輸入，本設計只用了12個(gè)脈沖，而普通除法器至少需要20個(gè)脈沖(128／11=11余7，70／11=6余4，40／11=3余7，1l+6+3=20)，相比之下本設計的除法算法有很大的優(yōu)勢。
然而對于兩個(gè)位數相差很大的數相除，則本設計的速度優(yōu)勢更加的明顯，本設計每一位的運行時(shí)間都不會(huì )超過(guò)9個(gè)時(shí)鐘脈沖，因此進(jìn)行，z位計算的總脈沖也不會(huì )超過(guò)9n個(gè)，而傳統的除法運算需要多個(gè)時(shí)鐘脈沖，一般會(huì )是本設計時(shí)鐘脈沖的數倍。該算法同樣適合小數的運算，只要把小數化成整數，再做同樣的處理，就可以得到精確的結果。

3 結 語(yǔ)
通過(guò)對除法器算法的改進(jìn)，用四舍五入的方法對數據進(jìn)行處理，使得到的結果準確性有了進(jìn)一步的提高；運用移位、循環(huán)減法，實(shí)現數據的高速運算，并能任意設定計算的精度。運用此方法在軟件方面設計除法器對速度和準確性的提高有積極意義。