FPGA+DSP結構嵌入式系統的FPGA配置方法及其實(shí)現

系統的硬件結構示意圖如圖1所示。由DSP的RD信號充當FPGA的配置時(shí)鐘CCLK，FLAG0信號模擬FPGA的PROG_B信號，FLAG1和FLAG2分別作為FPGA的DONE信號和BUSY信號的輸入。此系統在設計時(shí)，采用了DSP，FPGA，FLASH共用數據總線(xiàn)的方式，所以當DSP從FLASH芯片中讀取FPGA的加載數據并出現在總線(xiàn)上的時(shí)候，可以直接被FPGA抓取來(lái)完成FPGA程序的正常加載。

2．2 工作時(shí)序

系統上電后，DSP啟動(dòng)DMA通道0，從FLASH地址0開(kāi)始，把一個(gè)256 word的程序塊傳送到內部存儲器地址0x00～0xFF。然后，DSP開(kāi)始從0x00執行加載核，加載核將后續應用代碼和數據加載至地址0xFF之后的內部存儲器內。最后，加載核啟動(dòng)一個(gè)256 word的DMA，使其自身被工作程序代碼覆蓋。至此，DSP即從地址0x00開(kāi)始執行工作程序。在工作程序中首先從FLASH存儲器中讀取FPGA的加載程序，并給出相應的加載時(shí)序，完成FPGA程序加載。具體的工作時(shí)序，如圖2所示。

3 結語(yǔ)

隨著(zhù)FPGA+DSP的系統結構在電子設計領(lǐng)域中應用的日益廣泛化，在不增加其它額外器件的前提下，依靠DSP模擬FPGA加載時(shí)序，對FPGA使用了被動(dòng)并行的配置方式。此方法在一定程度減少了設計冗余，實(shí)現了小型化和低成本。應用于電路系統中，工作穩定可靠，靈活高效。