開(kāi)關(guān)電流電路主要誤差的改善

從圖3可以看出，上一級電路的輸出電阻與下一級電路的輸入電阻并聯(lián)。設上一級電路的輸出電流為Iout，輸出電阻為Rout，下一級電路的輸入電流為Iin，輸入電阻為Rin。，則下一級電路的輸入電流為：

從式(12)可看出，增大輸出電阻或減小輸入電阻都可以減小傳輸誤差。

3 誤差的改善方法
(1)時(shí)鐘饋通誤差的改善。改善時(shí)鐘饋通誤差可采用S2I電路。圖4給出S2I存儲單元的電路和時(shí)序。它的工作原理為：在φ1a相，Mf的柵極與基準電壓Vref相連，此時(shí)Mf為Mc提供偏置電流JoMc中存儲的電流為ic=J+ii。當φ1a由高電平跳變?yōu)榈碗娖綍r(shí)，由于時(shí)鐘饋通效應等因素造成Mc單元存儲的電流中含有一個(gè)電流誤差值，假設它為△ii。，則Mc中存儲的電流為ic=J+ii+△ii。在φ1b相期間，細存儲管Mf對誤差電流進(jìn)行取樣，由于輸入電流仍然保持著(zhù)輸入狀態(tài)，所以Mf中存儲的電流為If=J+△ii。當φ1b由高電平跳變?yōu)榈碗娖綍r(shí)，考慮到△ii。J，所以可以認為Mf和Mc的漏極端子為“虛地”端，即此時(shí)Mf和Mc的漏極端電壓與沒(méi)有信號輸入時(shí)的電壓非常接近。在φ2相高電平期間，由φ1b的時(shí)鐘饋通效應在Mf產(chǎn)生的誤差電流為δi，則If=J+△ii+δi，由于δi是由△ii產(chǎn)生的，且δi△ii，所以輸出電流i0=If―Ic=-ii+δi，由于△ii已經(jīng)被抵消，而δi很小，所以可以認為輸出電流與輸入電流相等。

(2)傳輸誤差的改善。從前面的分析知，增大輸出電阻或減小輸入電阻都可以減小傳輸誤差。下面介紹一種調整型共源共柵結構電路，見(jiàn)圖5。

由圖5可計算出輸出電阻為：

與圖1中第二代基本存儲單元相比，輸出電阻增大
結合S2I電路與調整型共源共柵結構電路的優(yōu)點(diǎn)，構造調整型共源共柵結構s2I存儲單元，見(jiàn)圖6。