高性能CMOS集成電壓比較器設計
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1．2 鎖存比較電路
鎖存比較電路是整個(gè)比較器的核心部分，它應能區分毫伏量級的輸入信號差。如圖2中第二部分所示， M17,M18交叉互連實(shí)現正反饋，以提高比較電路的增益。利用前級預放大器的輸出，控制鎖存器輸入電流I+，I_的變化，若I_遠大于I_，則M16和 M18導通，Vout-△0，Uout+=(2L16I+／WμnCox)+VTHN；若I_增大而I+減小，M18的漏一源電壓升高，當高到M17的 VTHN時(shí)，M17導通，此時(shí)M17管開(kāi)始抽取原來(lái)流過(guò)M16管的電流，這會(huì )使M16管的漏一源電壓下降，并導致M18管截止，電路的輸出狀態(tài)發(fā)生轉換。當I-增大到一定程度時(shí)會(huì )導致M18進(jìn)入飽和區，此時(shí)臨界電流值I-=(I+)(W17μnCox／L17)／(W16μnCox／L16)，該電流臨界點(diǎn)也是輸出電壓發(fā)生轉換的臨界點(diǎn)。同理可得，當I+增大時(shí)，發(fā)生轉換的電流臨界點(diǎn)I+=(I-)(W17μnCox／L17)／ (W16μCox／L16)。
該鎖存比較器發(fā)生轉換時(shí)的輸入電壓差為1．37 mV。從鎖存器的瞬態(tài)特性可以看出，在輸入信號發(fā)生跳變時(shí)，通過(guò)比較輸入信號和2．5 V參考信號，鎖存比較器給出兩個(gè)向相反方向變化的輸出信號，實(shí)現了比較功能。
1．3 輸出緩沖驅動(dòng)級
輸出緩沖驅動(dòng)級(又稱(chēng)后放大器)的主要作用是把鎖存比較電路的輸出信號轉化成邏輯電平(0 V或5 V)。如圖2中第三部分所示，M8，M10，M11,M13,M14,M15組成差分自偏置電路，它能吸人和供出較大的電流，使比較器在驅動(dòng)大的容性負載時(shí)速度不受擺率的限制。M9，M12組成一個(gè)反相器，用作附加的增益級，同時(shí)實(shí)現負載電容和自偏置差分放大器之間的隔離。要使輸出緩沖級工作在線(xiàn)性區，輸入信號的幅度一般要在1～3．5 V之間，所以在電路中串入M26管來(lái)提升鎖存器輸出電壓的幅值。本文引用地址：http://dyxdggzs.com/article/188716.htm
2 電路仿真
在5 V電源的電壓下，Vin-端加2．5 V參考信號，在Cadence軟件平臺下用Spec-tre工具對基于CSMC 0．5 μmCMOS工藝模型的電路進(jìn)行仿真，得到比較器的增益、帶寬、上升延時(shí)、下降延時(shí)、輸入共模范圍如圖3所示。
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用Cadence自帶的Dracula工具對版圖進(jìn)行驗證，通過(guò)設計規則檢查(DRC)，該版圖符合CSMC0．5μmCMOS工藝的相關(guān)設計規則。通過(guò)電路圖和版圖的對照(LVS)，版圖中的器件及器件間的連接情況與電路圖中相一致，保證了該版圖是圖2所示電路圖的物理掩模圖形集。此外，在做完DRC和 LVS后，版圖的電氣規則檢查(ERC)也同時(shí)完成了，這是Dracula工具的一個(gè) 4 結 語(yǔ) |
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