基于3GHz CMOS低噪聲放大器優(yōu)化設計

　　4 電路仿真與版圖設計

　　仿真采用TSMC的0.18 μm CMOS工藝，仿真環(huán)境為Cadence SpectreRF，電源電壓為2V。仿真結果如圖5所示。

　　從圖5（a）可以看出，所設計低噪聲放大器的功率增益在3 GHz處達到了23.4 dB，很好地滿(mǎn)足了功率增益的要求。圖5（b）中，輸入反射系數S11達到-25.9 dB，顯示了良好的輸入阻抗匹配。圖5（c）表明，經(jīng)過(guò)噪聲優(yōu)化，電路的噪聲系數只有1.1 dB，而圖5（d）中的1dB壓縮點(diǎn)為13.05 dBm，說(shuō)明該低噪聲放大器具有良好的線(xiàn)性度。

　　利用0.18 μm CMOS工藝模型，用cadence virtuoso軟件對LNA進(jìn)行版圖設計，如圖6所示，版圖尺寸為0.485 mm × 0.395 mm。

　　5 結 論

　　本文通過(guò)對共源共柵結構的分析，從阻抗匹配、噪聲系數和線(xiàn)性度的角度對電路的性能進(jìn)行優(yōu)化，設計出了一種3 GHz的低噪聲放大器。在0.18 μm CMOS工藝下，利用Cadence SpectreRF軟件對電路進(jìn)行了仿真，結果顯示，LNA的功率增益、阻抗匹配、噪聲系數和線(xiàn)性度等參數都達到了良好的性能。最后對LNA進(jìn)行了版圖設計。

　　本文作者創(chuàng )新點(diǎn)：在分析共源共柵結構的基礎上改進(jìn)了LNA的電路結構，提出了在共源共柵結構之間加電感以改善噪聲系數和并聯(lián)電容以增加輸入阻抗匹配的方法，對低噪聲放大器的設計具有一定的參考價(jià)值。