PLL-VCO設計及制作
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圖4MCl45163P的構成 電路的接地 VDD（3端子） 正電源（+5V） OSCin(26端子，27端子)
(此為L(cháng)SI，集積度高，與VCO電路配合，可以組成PLL電路。) MC145163P主要功能端口說(shuō)明 fin
(1端子) 頻率合成器的可程式化計數器（/N計數器部）的輸入，通常fin 可以從VCO取得，以AC結合連接至1端子。在標準CMOS邏輯位準之大振幅信號的場(chǎng)合，也可以采用直接結合。 Vss
(2端子)PDout
(4端子)當伯VCO控制信號，由相位比較器的3狀態(tài)輸出。
頻率fv > fr或fv相位前進(jìn)；負脈波。
頻率fv fr或fv相位延遲；正脈波。
頻率fv = fr與同相位；高阻抗狀態(tài)。RA0
RA1（5端子，6端子）由這些輸入，設定基準分頻器（R計數器）的分頻比。分頻比可以從512，2048，4096中選擇。 ΦR，ΦV
（7端子，8端子）利用這些相位比較器的輸出，與通低頻慮波器組合，成為VCO的控制信號。
頻率fv > fr或相位前進(jìn)的場(chǎng)合：
ΦV 會(huì )發(fā)生L脈波，ΦR 會(huì )維持H。
頻率fv fr或fv相位延遲的場(chǎng)合：
ΦV 維持H， ΦR產(chǎn)生L脈波。
頻率fv = fr與同相位的場(chǎng)合：
ΦV ，ΦR 都成為H。BCD輸入
（9端子-24端子）這 些的輸入數據，在N計數器的內容成為時(shí)，會(huì )被預先設定（preset）.
9端子為100位數的LSB，24端子為100位數的MSB，由于內藏有pull down電阻。因此，在輸入開(kāi)放時(shí)成為L位準。利用BCD數字設定SW的使用，可以任意設定3至9999為止的任意分頻比。REFout
(25端子)內部基準振蕩器外部基準信號的緩沖輸出。 OSCout, 在這些端子上連接水晶振蕩子時(shí)，便成為基準振蕩器。使用適當值的電容連接OSCin與接地間，以及OSCout與接地間。OSCin也成為外部一產(chǎn)生基準信號的輸入。這些信號通常在OSCin做AC結合。但是，在大振幅信號（CMOS邏輯位準）的組合，則使用DC結合。在外部基準Mode中，不必要與OSCout連接。 LD（28端子） PLL鎖栓檢知信號，在PLL回路成為鎖栓時(shí)（fr與fv的頻率與相位為相同時(shí)）成為H，不成為鎖栓時(shí)則產(chǎn)生脈波。
圖5 
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