高壓功率VDMOSFET的設計與研制

4 仿真優(yōu)化結果
本設計采用“5個(gè)場(chǎng)限環(huán)+鋁場(chǎng)板+多晶場(chǎng)板”的終端結構，通過(guò)工藝仿真軟件TSUPREM-4和器件仿真軟件MEDICI進(jìn)行聯(lián)合仿真，不斷調整工藝參數，優(yōu)化元胞和結終端結構，最終使各項參數的仿真指標滿(mǎn)足設計要求(詳見(jiàn)表1)。

5 器件研制結果分析
本產(chǎn)品研制按照功率VDMOSFET正向設計的思路，選取100>晶向的襯底硅片，采用硅柵自對準工藝流程，首次流片遵照計算機仿真優(yōu)化的工藝條件，進(jìn)行工藝摸底；針對測試結果，逐步進(jìn)行局部工藝調整，最終使得產(chǎn)品指標滿(mǎn)足設計要求。
(1)第一次流片
產(chǎn)品測試結果表明：產(chǎn)品的擊穿電壓均值為438．82 V，并且普遍低于設計要求的500 V。
經(jīng)分析，其可能存在的原因是：由于襯底反擴散較大，從而導致外延層電阻率偏低，使得擊穿電壓降低。因此，在第二次流片時(shí)，將外延電阻率提高5 Ω·cm，其它工藝條件保持不變。
(2)第二次流片
測得的擊穿電壓平均值551．68 V，大于500 V，滿(mǎn)足設計要求。然而，隨著(zhù)外延層電阻率的提高，部分導通電阻已大于設計要求的850 mΩ。
改進(jìn)方案：對于高壓功率VDMOSFET器件，JFET電阻在導通電阻的組成部分中，占有相對較大的比重。因此，在擊穿電壓余量充分的條件下，可考慮通過(guò)適當減小P-body推結時(shí)間的方法，從而增加兩相鄰P-body的間距，降低JFET電阻。因此，在第三次投片時(shí)，將P-body的推結時(shí)間調減20分鐘，其它工藝條件相對于第二次流片保持不變。
(3)第三次流片
測試結果表明：在減小P-body推結時(shí)間后，導通電阻小于850 mΩ，滿(mǎn)足設計要求；雖然產(chǎn)品的擊穿電壓(均值536 V)有所下降，但仍滿(mǎn)足大于500 V的設計要求；其余靜態(tài)參數、動(dòng)態(tài)參數指標也均滿(mǎn)足設計要求。
因此認為，本文高壓功率VDMOSFET的器件設計與研制工作是成功的。

6 結束語(yǔ)
本文在計算機仿真優(yōu)化的基礎上，通過(guò)對產(chǎn)品測試結果的分析及工藝條件的調整，最終實(shí)現了成功研制。相對于傳統的流水線(xiàn)小批量投片、反復試制的方法大大節約了研制成本，收到了事半功倍的效果。
隨著(zhù)半導體生產(chǎn)制造工藝的不斷改進(jìn)，器件模擬和工藝模擬的精度與實(shí)際工藝流程的吻合性將越來(lái)越好，使產(chǎn)品的模擬結果更具有實(shí)用性、可靠性。