功率管理優(yōu)化功率的實(shí)現

　　一旦你選擇了某種技術(shù)后，你就能專(zhuān)注于設計方法，用它們來(lái)優(yōu)化功率。開(kāi)始是數字電路中的基本構件：邏輯門(mén)。邏輯門(mén)一般是標準單元庫的零件。標準單元庫中的每個(gè)門(mén)都使用最小的晶體管。每類(lèi)門(mén)都有多個(gè)具有不同驅動(dòng)強度的版本，它們采用更寬的晶體管或多個(gè)級來(lái)獲得更大的驅動(dòng)電流。由于控制有功功率的主要參數是電源電壓，因此單元設計者一般會(huì )謹慎設計邏輯門(mén)并賦予它們適當的特征，使它們的工作電壓比電源電壓低30%。該電壓具有性能上的含義。降低電源電壓可產(chǎn)生更小的電流，導致相同電容的充電和放電時(shí)間更長(cháng)。但是，如果設計方案并未觸及特定技術(shù)的底線(xiàn)，那么這種減速是可接受的。

　　提高閾值電壓就能降低器件中的泄漏電流。你可以用包括標準、高、低閾值電壓器件在內的多閾值電壓器件來(lái)設計邏輯門(mén)，由此控制泄漏功率。目前，用多電壓閾值器件來(lái)設計標準單元庫是常見(jiàn)做法。對于你用標準、高和低閾值電壓器件實(shí)現的與非門(mén)，在泄漏和性能之間存在折中（圖3）。

　　圖3，泄漏和功率之間存在折中。

　　下一個(gè)因素是溝道長(cháng)度。單元設計者用最小溝道長(cháng)度的器件創(chuàng )造標準單元庫中的邏輯門(mén)。通過(guò)增加溝道長(cháng)度，你可以降低器件中的泄漏電流，但這么做也會(huì )降低晶體管的導通電流并使它減速，標準單元庫提供商最近創(chuàng )造了一些具有多種溝道長(cháng)度的標準單元。多閾值電壓器件和多種溝道長(cháng)度共同提供了一個(gè)豐富的功率管理標準單元庫。

　　另一種方法是反向偏壓。傳統上，數字技術(shù)設計者把MOS晶體管看作是三端子器件，其中的基底連接到源極。結果，反向偏壓始終為0 V。通過(guò)把基底作為單獨的端子，并施加反向偏壓，你可以提高閾值電壓并降低泄漏。你可把N溝道器件基底連接到很高的負電壓，并把P溝道器件基底連接到很高的正電壓。你需要很大的電壓來(lái)實(shí)現閾值的小變化，這是因為反向偏壓與閾值電壓是平方根關(guān)系，并且存在體偏壓系數γ。

　　相同方法還適用于存儲器設計。存儲器在其位單元和外圍電路中都可能有高閾值電壓器件，并具有反向偏壓控制來(lái)管理關(guān)斷狀態(tài)時(shí)的泄漏。把不同的閾值電壓器件組合用于位單元和外圍電路，這可提供廣泛的存儲器泄漏控制和多個(gè)性能級別。如果降低存儲器的電源電壓，就會(huì )使性能明顯下降。

　　功率管理

　　在研究了電路級的功率管理方法后，你可以研究芯片級的方法。第一種是當電路不工作時(shí)，用電源開(kāi)關(guān)來(lái)關(guān)閉它們。在關(guān)閉模式中，電路僅消耗泄漏功率，不消耗有功功率。你可把MOSFET用作連接到電源軌和接地軌的開(kāi)關(guān)，來(lái)關(guān)閉電源（圖4）。在實(shí)現關(guān)閉時(shí)，你必須考慮電路如何蘇醒，并且有時(shí)你必須保持設計方案的狀態(tài)。在此情形中，你可使用保持雙穩態(tài)多諧振 蕩器來(lái)存儲狀態(tài)。

　　圖4，可以用頭開(kāi)關(guān)和腳開(kāi)關(guān)來(lái)關(guān)斷邏輯電路，以便節省有功功率。

　　在控制設計方案的哪些零件需要關(guān)閉方面，你可以用電源開(kāi)關(guān)來(lái)提供多級粒度。你可以在邏輯門(mén)級開(kāi)關(guān)電源，為每個(gè)門(mén)配備連接到電源的頭開(kāi)關(guān)（header switch）和腳開(kāi)關(guān)（footer switch）?；蛘吣憧梢园杨^開(kāi)關(guān)和腳開(kāi)關(guān)與邏輯集群一起使用，或是在塊級與功率島一起使用。你還可以簡(jiǎn)單地把功率島連接到不同的電源，設計方案在外部接通或關(guān)斷電源，由此在不使用電源開(kāi)關(guān)的情況下使用功率島。

　　多電源設計方案配備具有不同值的功率島（圖5）。該方法使較慢的邏輯塊能以較低電壓運行，由此省電。對于多電源設計方案，你必須在功率島邊界插入電平移位單元。這些單元把邏輯電平轉換成它們連接的功率島的恰當電平。統一功率格式（UPF）語(yǔ)言使芯片設計者能描述帶有電源選通和多個(gè)電源的設計方案。它允許定義隔離單元、電平移位器、電源選通開(kāi)關(guān)。共同功率格式（CPF）是一種相似的語(yǔ)言，具有相同目的。這些語(yǔ)言目前在彼此競爭，以便成為定義設計方案功率管理的唯一標準。

　　圖5，在具有多個(gè)電源域的芯片中，低性能部分使用功率較低的電源來(lái)降低功率。電平移位器恰當地連接了不同域中的邏輯電路。

　　目前的EDA工具有效地支持這些功率管理方法。它們還在實(shí)現期間提供額外的省電效果。由于時(shí)鐘網(wǎng)絡(luò )和它們驅動(dòng)的雙穩態(tài)多諧振蕩器消耗大量電力，因此你可以在不需要它們運行時(shí)關(guān)斷時(shí)鐘（即選通時(shí)鐘），由此實(shí)現省電。時(shí)鐘選通可在雙穩態(tài)多諧振蕩器的輸入端不工作的周期內，取消該振蕩器中的時(shí)鐘活動(dòng)（圖6）。

　　圖6，時(shí)鐘選通在雙穩態(tài)多諧振蕩器的輸入端不工作的周期內取消該振蕩器中的時(shí)鐘活動(dòng)。

　　你還能優(yōu)化時(shí)鐘分配網(wǎng)絡(luò )中的功率。利用克隆方法，你可以把時(shí)鐘樹(shù)分解成更小的部分，由此降低時(shí)鐘網(wǎng)絡(luò )的總電容和功率。物理優(yōu)化過(guò)程也考慮了功率。一旦你滿(mǎn)足了時(shí)序約束，物理優(yōu)化就會(huì )減少非關(guān)鍵路徑中的門(mén)，來(lái)降低功率，并且不影響時(shí)序。

　　泄漏優(yōu)化

　　主要的泄漏功率優(yōu)化途徑是使用標準單元庫和多電壓閾值器件。許多工具允許設計者在物理實(shí)現期間使用多個(gè)庫，并自動(dòng)從恰當的庫中選擇單元，來(lái)優(yōu)化泄漏功率并實(shí)現性能目標。但是，應小心使用該特性，這是因為設計方案的面積有時(shí)可能會(huì )變大。較高閾值電壓的單元很脆弱，在混合閾值電壓設計方案中，80%的單元一般具有高閾值電壓，其余20%具有標準閾值電壓或低閾值電壓。你可以把具有多種溝道長(cháng)度的庫和多閾值電壓器件相結合，來(lái)提供額外靈活性。

　　另一種可能是使用臺積電公司的Power-Trim服務(wù)，它改變非關(guān)鍵路徑中的晶體管的溝道長(cháng)度，并且實(shí)際上不影響設計布局。該方法向多晶硅掩模施加偏壓，指示掩模制造工藝做出調整，來(lái)增加晶體管的有效溝道長(cháng)度。Power-Trim把這項任務(wù)作為制造期間的一個(gè)加工后的步驟，優(yōu)點(diǎn)是不影響設計日程表。

　　一旦設計方案實(shí)現了它的性能目標，Power-Trim就用Tela公司從Blaze DFM公司收購來(lái)的軟件分析設計方案，并給溝道長(cháng)度可以增加的晶體管加標簽。典型情況下，這些器件位于設計方案的非關(guān)鍵路徑中。該工具以預定義的增量來(lái)增加溝道長(cháng)度，它有一個(gè)預先分配了特征的標準單元庫。該工具用改造后的門(mén)來(lái)執行時(shí)序分析，以便確保沒(méi)有影響芯片性能。該方法能額外節省20%至30%的泄漏功率。由于該方法只改造標準單元庫中的晶體管，因此它只在數字邏輯占主導地位，并且泄漏功率是總功率重要部分的設計方案中有意義。

　　有時(shí)被工程師們忽視的功率管理的另一方面是功率完整性。功率完整性同時(shí)影響芯片的核心和I/O功率。你必須在核心中小心配電，特別是在多電源設計方案中，并且外部供電是通過(guò)焊線(xiàn)封裝來(lái)完成時(shí)。 在典型的雙穩態(tài)多諧振蕩器設計方案中，可供使用的大量凸塊（尤其是在芯片的核心區）促成了向核心配電，并且IR（電流/電阻）降最小，對信號完整性的影響也最小。但對于焊線(xiàn)封裝，你必須執行仔細的分析，來(lái)確保你分配了足夠的電力和接地I/O緩沖區，以便適應核心功率要求。

　　IR降和電遷移（EM）是核心區中需要關(guān)注的其它主要領(lǐng)域。你必須確保核心區中的最壞情形電源電壓不下降到標稱(chēng)值的10%以下，這意味著(zhù)封裝和晶粒的電源總變化不應超過(guò)10%。外部電源本身一般有5%的公差，這意味著(zhù)你一般需要晶 粒的IR降不高于5%。否則，你必須使用公差更小的外部電源，這會(huì )明顯增加它的穩壓器成本。該要求通常決定了晶粒上的電力和接地I/O緩沖區數量，以及頂部金屬層（你將在這些層上設計電源網(wǎng)）的厚度和寬度選擇。

　　電遷移通常是指在電場(chǎng)的作用下導電離子運動(dòng)造成元件或電路失效的現象。分別為發(fā)生在相鄰導體表面的如常見(jiàn)的銀離子遷移和發(fā)生在金屬導體內部的金屬化電子遷移。ir降就是由于i（電流）和r（電阻）所引起的偏差，從微觀(guān)出發(fā)，在測試電壓或電流時(shí)，會(huì )對一些儀器造成測試障礙，導致讀數偏差。

　　最后，你將需要在核心中插入解耦電容，來(lái)平滑核心電流的大峰值。另外，當芯片包含多個(gè)電源時(shí)，一個(gè)主要設計考慮就是確保有足夠的解耦電容或相位管理，以便在工作電流的任何突然涌動(dòng)期間保證接通操作的完整性。