高線(xiàn)性度CMOS調幅電路技術(shù)介紹

要保證電路正常工作需要提供穩定的偏置，圖3給出了偏置電壓Vbias設M14～M17都工作在飽和區，M14和M17完全相同且(L，/W)16》(L，w)17忽略所有MOS管的二級效應，由于M14和M15的鏡像作用，流過(guò)M14和M15管子的電流相等。則有：

可以看出，在所有管子處于飽和狀態(tài)時(shí)，輸出電流與電源電壓無(wú)關(guān)，表現出對電源較強的抑制，Vbias可以通過(guò)M17很容易形成電流鏡像，構成偏置電路。

CMOS模擬乘法器電路結構

圖4所示為核心電路模擬乘法器。電路中，M1～M8構成Vy+、Vx-的輸入衰減器并實(shí)現電平位移，M23～M30構成Vx+Vx-的輸入衰減器并實(shí)現電平位移;M9～M14構成第一個(gè)線(xiàn)性壓控源耦對，M15～M20構成第二個(gè)線(xiàn)性壓控源耦對;M21、M22分別提供源耦對的偏置電流。在電路工作中的輸出電流IO通過(guò)電阻R1、R2形成電壓雙端信號輸出。

模擬乘法器仿真結果

模擬乘法器的各項參數仿真如圖5、圖6、圖7所示。

圖5中，VY從-4V～+4V，步長(cháng)為lV，對VX進(jìn)行步長(cháng)為0.05V的DC掃描。從其直流特性曲線(xiàn)可以看出其線(xiàn)性輸入范圍為±4V，在±4V輸入范圍內，非線(xiàn)性誤差小于0.8%，乘法器運算誤差小于l%;當輸入范圍為±3V，非線(xiàn)性誤差小于0.4%，運算誤差小于0.6%;隨著(zhù)輸入范圍縮小，非線(xiàn)性誤差更小，運算誤差也隨之減小。

圖6中上圖為輸入端VY、VX分別為500Hz的正弦波和輸入范圍為0～+4V的調幅三角波信號;下圖為經(jīng)過(guò)模擬乘法器乘法運算后的輸出時(shí)域波形圖，其調制后的波形與輸入有著(zhù)較好的線(xiàn)性度。

圖7為VX、VY均為3.5V(DC)時(shí)對Vy端的AC掃描。從其頻率特性曲線(xiàn)可以看出-3dB帶寬為8.76MHz。

單端輸出的運算電路設計

由于R1和R2輸出端為電流Io引起的電壓變化，要將電流輸出轉化成電壓輸出，需要一個(gè)實(shí)現減法的電路，由兩個(gè)運算放大器構成的差分比例運算電路如圖8所示

。

該結構由于輸入端為柵極輸入，所以低頻阻抗非常高，其輸出表達式為：

可以根據實(shí)際要求調節比例電阻Rf1和Rf2的比值，對模擬乘法器的輸出電壓進(jìn)行倍增，可以在滿(mǎn)足輸出幅值的情況下進(jìn)一步縮小線(xiàn)性范圍，從而提高輸出與輸入的線(xiàn)性度。

結語(yǔ)

該文提出了一種以模擬乘法器為核心電路的輸出信號與控制電壓成高線(xiàn)性度的集成電路設計，并進(jìn)真，并實(shí)現了單端控制，單端輸出電路的控制電路設計。最后采用驪山微電子公司3μm P阱工藝模型參數庫對電路參數進(jìn)行Pspice模擬仿真，研究顯示該電路輸入線(xiàn)性范圍寬，輸出線(xiàn)性度高，值得參考和進(jìn)一步研究。