H.264編碼器中亞像素運動(dòng)估計的硬件設計

在本設計中，FME搜索采用的是如圖4所示的菱形全搜索方法。

圖4 菱形全搜索

即先利用整像素運動(dòng)估計搜索出最佳整像素點(diǎn)，再在最佳整像素匹配點(diǎn)的基礎上搜索出最佳整像素點(diǎn)周?chē)?6個(gè)亞像素點(diǎn)(假設在圖5中正中心點(diǎn)是最佳整像素匹配點(diǎn))。等36個(gè)亞像素點(diǎn)都計算出來(lái)后，加上正中心的最佳整像素點(diǎn)共37個(gè)像素點(diǎn)。比較這37個(gè)像素點(diǎn)的SATD的值，將SATD值最小的像素點(diǎn)確定為最佳的預測點(diǎn)。

由于H.264采用樹(shù)形結構運動(dòng)估計，每個(gè)宏塊可劃分成更小的子塊，其中4×4塊是宏塊劃分中最小的子塊，任何類(lèi)型的子塊都可由若干個(gè)具有相同運動(dòng)矢量的4×4塊組成，因此本設計在硬件實(shí)現時(shí)將4×4塊作為處理的基本單位?？紤]到硬件資源的節省及計算的并行度，在本設計模塊中每次能并行處理兩個(gè)4×4塊的亞像素點(diǎn)的搜索，一個(gè)宏塊(16×16)要分8次完成。

其中IME單元為FME單元提供10×10整像素點(diǎn)陣列，內插法用于1/2像素點(diǎn)的插值，ave單元用于計算1/4像素精度的像素點(diǎn)，Sram單元用于存儲計算出來(lái)的亞像素點(diǎn)的值。比較器單元由diff、DCT、satd三個(gè)單元組成，用于比較這些亞像素的SATD值，確定最佳的亞像素預測值。

假設當前處理的4×4塊在參考幀中的最佳整像素匹配塊(4×4塊為匹配的塊)，在硬件實(shí)現的過(guò)程中為減少搜索次數，只要搜索出圖5中對應的5×5塊的每個(gè)整像素點(diǎn)左上角的15個(gè)亞像素點(diǎn)(，然后將相鄰整像素點(diǎn)左上角的亞像素點(diǎn)進(jìn)行組合后就能將當前處理的4×4塊中每個(gè)整像素點(diǎn)周?chē)?6個(gè)亞像素點(diǎn)都計算出來(lái)。

圖5 最佳整像素匹配塊

本設計在硬件實(shí)現的過(guò)程中為提高計算的并行度，利用15個(gè)六抽頭濾波器，25個(gè)均值器等硬件資源來(lái)計算圖8所示的亞像素點(diǎn)的值，計算依據分別如公式1、2所示，硬件搜索計算過(guò)程如圖6所示。

圖6 亞像素點(diǎn)硬件搜索步驟

通過(guò)上述15個(gè)步驟就可將圖8所示的亞像素點(diǎn)全部計算出來(lái)，并將計算出來(lái)的亞像素點(diǎn)的值都存入到開(kāi)辟的Sram中，以便在進(jìn)行P幀重構時(shí)從Sram中直接取出最佳的預測值給相關(guān)的模塊。由于如上文所述在對每個(gè)4×4塊進(jìn)行亞像素搜索時(shí)要計算出對應的5×5塊(如圖7所示4×4塊對應的5×5塊)的每個(gè)整像素點(diǎn)左上角的15個(gè)亞像素點(diǎn)的值(如圖8所示的15個(gè)亞像素點(diǎn))，加上最佳整像素點(diǎn)共16個(gè)像素點(diǎn)的值都要存儲起來(lái)，且對應的5×5塊中的每個(gè)整像素點(diǎn)左上角的亞像素點(diǎn)的像素值都是并行計算出來(lái)的(如step1計算點(diǎn)2，是將對應的5×5塊的25個(gè)整像素點(diǎn)左上角對應的點(diǎn)2一次全計算出來(lái))，所以在進(jìn)行一個(gè)4×4塊的亞像素搜索時(shí)，要存儲的像素點(diǎn)共有25×16個(gè)。由于在本設計模塊中每次能并行處理兩個(gè)4×4塊單元，即利用兩套FME模塊資源并行處理兩個(gè)4×4塊的亞像素搜索，一個(gè)宏塊(16×16)要分8次完成?？紤]到數據組織的方便性，本設計在一套FME模塊中開(kāi)辟兩塊Sram資源，一塊大小為104×128，一個(gè)地址存儲13個(gè)像素點(diǎn)的值(每個(gè)像素點(diǎn)的值占8bit)，另一塊大小為96×128，一個(gè)地址能存儲12個(gè)像素點(diǎn)的值(每個(gè)像素點(diǎn)的值占8bit)，地址深度128剛好能存儲8個(gè)4×4塊的亞像素點(diǎn)的像素值，所以?xún)商譌ME模塊中的Sram資源剛好能把一個(gè)宏塊的亞像素點(diǎn)的像素值都存儲起來(lái)。此設計在硬件的實(shí)現過(guò)程中計算并行度高，硬件實(shí)現簡(jiǎn)潔有效。

根據圖6所示的硬件架構及上文描述的算法原理，利用Verilog HDL對其進(jìn)行建模，建立測試平臺在ModelSim環(huán)境中進(jìn)行編譯、仿真，驗證其功能的準確性。然后使用Synplify工具對其進(jìn)行綜合，工作頻率可達68MHz。在FPGA 驗證平臺上，可實(shí)現對高清碼流(1920×1080)的編碼，利用Design Complier工具進(jìn)行綜合，在中芯國際0.18μm 工藝標準單元庫的基礎上，綜合后面積占150千門(mén)，工作時(shí)鐘頻率可達166MHz，達到了預期要求。

結語(yǔ)

H.264中的分數運動(dòng)估計能有效提高預測精度，但大大增加了計算復雜度。同整數運動(dòng)估計一樣，分數運動(dòng)估計存在兩個(gè)主要問(wèn)題，一是計算量大，二是存儲訪(fǎng)問(wèn)量大。而本文提出與其他實(shí)現方法相比在空間上具有更高的并行度，處理能力更高，不但減少了大量中間數據的存儲與傳輸，節省了存儲器資源，而且簡(jiǎn)化了數據流和控制流，使硬件實(shí)現簡(jiǎn)潔有效，非常適合高分辨率視頻的分像素運動(dòng)估計。