基于LPC2132數字信號源的設計與實(shí)現
加入技術(shù)交流群
1．2 AD9850電路設計
信號產(chǎn)生采用單片機LPC2132和專(zhuān)用DDS芯片AD9850組成，電路原理如圖3所示，單片機與AD9850的數據傳送采用并行接入方式，電路通過(guò)J1接口與LPC2132相連，其中，D0～D7與單片機系統的數據總線(xiàn)相連，RESET、FQ_UD、W_CLK分別與單片機的I／O口線(xiàn)相連。AD9850內部DAC為電流輸出，其滿(mǎn)量程輸出電流可通過(guò)外接電阻R1調節，IOUT和IONTB為DAC輸出的電流信號。通過(guò)外接電阻R3和R4將電流信號轉換為電壓信號。由DAC輸出的電壓信號經(jīng)過(guò)低通濾波，目的在于濾除高頻雜散和諧波，設計中采用了一片集成集成開(kāi)關(guān)電容低通濾波器LT6600，截止頻率為10MHz，內部帶有全差分放大器，通過(guò)改變R7和R8的阻值可獲得不同的放大倍數。AD9850內部設有高速電壓比較器，將低通濾波器的輸出信號和一固定的直流電平(來(lái)自L(fǎng)T6600的第2腳和第7腳)送到比較器的輸入端，可得兩路與正弦信號頻率相同且互為反相的方波信號。本文引用地址：http://dyxdggzs.com/article/185507.htm
主要技術(shù)參數分析：1)具有極高的頻率分辨率和相位分辨率，且相對頻帶很寬。這是DDS最主要的優(yōu)點(diǎn)。因為DDS的頻率分辨率決定于相位累加器的位數和參考時(shí)鐘頻率，只要相位累加器的位敷足夠長(cháng)，DDS的頻率分辨率可以達到足夠高，所以說(shuō)頻率分辨事和相位分辨率是傳統的頻率合成方法無(wú)法比擬的。2)雜散抑制差，也是DDS的主要缺點(diǎn)。DDS在尋址波形表時(shí)，都采用了相位截斷技術(shù)，它的直接后果是給DDS輸出引入了雜散。同時(shí)波形存儲器中的波形幅度量化引起有效字長(cháng)效應，還有DAC的非理想特性，都導致DDS的雜散抑制性能差。3)不能夠獲得很高的相位噪性能指標。DDS的相位噪聲主要由參考時(shí)鐘信號的性質(zhì)、參考時(shí)鐘的頻率與輸出頻率之間的關(guān)系以及器件本身的噪聲決定。在實(shí)際工程中，必須考慮包括相位累加器、ROM、和DAC等各部件噪聲特性對DDS相位噪聲性能的影響。
1．3 LPC2132+CPLD電路設計
由于DDS技術(shù)的實(shí)現依賴(lài)于高速、高性能數字器件，控制方式也比較固定，專(zhuān)用DDS芯片一般只能產(chǎn)生正弦波和方波。三角波的產(chǎn)生盡管可將方波信號經(jīng)積分電路進(jìn)行積分轉換來(lái)實(shí)現，但很難稍足不同頻段對積分電容的要求，因此用DDS芯片產(chǎn)生方波實(shí)現三角波信號的輸出頻率范圍十分有限。
三角波信號發(fā)生電路的設計由兩部分組成，第一部分是單片機和CPLD(EPM7128AETC100)接口電路設計，如圖4所示，單片機LPC2132通過(guò)并行接口向CPLD中的頻率字寄存器發(fā)送頻率字，向CPLD中的雙口RAM傳送波形點(diǎn)陣數據。并行接口信號線(xiàn)包括：8位數據線(xiàn)，讀信號、寫(xiě)信號、片選信號、地址鎖存信號、地址信號。低8位地址線(xiàn)通過(guò)CPLD內部的鎖存器產(chǎn)生，這樣可以減少并行接口信號的數量。第二部分是用于三角波波形重建，由高速D／A轉換器AD9708和單片集成濾波器LT6600組成如圖5所示，AD9708由CPLD直接控制，AD9708的數據線(xiàn)和時(shí)鐘線(xiàn)與的I／O腳相連，設計中將模擬電源輸入端串接一磁珠再與數字電源連在一起抑制雜散噪聲。為了獲得相對純凈的波形信號，D／A轉換器的輸出的應加低通濾波器，以濾去鏡像頻率分量和諧波分量。低通濾波器的設計采用單片集成濾波器LT6600，輸出帶寬大于2MHz，通帶增益為12 dB，LT6600采用單端輸入、雙端輸出的形式，來(lái)自AD9708的模擬輸入信號，送LT6600的V+輸入端，通過(guò)J3口輸出差分三角波信號。
評論