8位1.0GSPS ADC芯片MXT2001原理與應用

　　(1)OUTV/SCLK：輸出電壓幅度和串行接口時(shí)鐘。為高電平時(shí)，表示正常差分輸出數據幅度，為低電平時(shí)，表示降低差分輸出幅度和降低功耗。當擴展控制模式被激活，SCLK作為串行數據的輸入時(shí)鐘。

　　(2)OUTEDGE/DDR/SDIN：DCLK邊沿選擇，雙數據速率(DDR)和串行數據串行輸入。當輸出數據轉換時(shí)，此引腳設定DCLKp的輸出邊緣。當引腳浮空或連接到1/2電源電壓時(shí)，使能DDR時(shí)鐘。在擴展控制模式下，此引腳作為串行數據輸入端(SDIN)。

　　(3)RESET：復位。當引腳輸入正脈沖用于復位和同步多個(gè)轉換器的時(shí)序DCLK。

　　(4)PD/PDQ：低功耗掉電模式。PD引腳為高電平時(shí)，芯片進(jìn)入低功耗掉電模式。當PDQ引腳接高電平時(shí)，只有Q通道進(jìn)入低功耗掉電模式。

　　(5)CAL：校準模式啟動(dòng)信號。最低80個(gè)時(shí)鐘周期的邏輯低電平輸入之后緊隨80個(gè)時(shí)鐘周期的邏輯高電平輸入，將激發(fā)電路進(jìn)入自動(dòng)校準模式。

　　(6)FSR/ECE：全量程選擇以及擴展控制模式選擇，在非擴展控制模式，邏輯低電平會(huì )把全量程差分輸入范圍(峰峰值)設置為650mV;邏輯高電平會(huì )把全量程差分輸入范圍(峰峰值)設置為870mV。當此腳連接到1/2電源電壓或者懸空時(shí)，進(jìn)入擴展控制模式。

　　(7)CLKp/CLKn：ADC的LVDS時(shí)鐘輸入。這個(gè)差分時(shí)鐘信號必須是交流耦合的。輸入信號將在CLKp的下降沿被采樣。

　　(8)VINIp/VINIn/VINQp/VINQn：ADC的模擬輸入腳。

　　(9)CalFlag：校準運行指示。高電平有效。

　　(10)DI/DQ/DId/DQd：I通道和Q通道的LVDS數據輸出。

　　(11)ORp/ORn：輸入溢出指示。

　　(12)DCLKp/DCLKn：差分時(shí)鐘輸出，用于鎖存輸出數據。這些引腳可以選擇延時(shí)或不延時(shí)以便輸出同步，在單倍數據率SDR模式下，這些信號的速度為輸入時(shí)鐘的1/2，在雙倍數據率DDR模式下，這些信號的速度為輸入時(shí)鐘的1/4。在校準周期內DCLK不被激活。

　　MXT2001的應用

　　MXT2001模數轉換器可用于單/雙通道的高速數據采集系統中，圖3為該芯片工作于雙通道采樣模式下的典型應用原理圖，外部I/Q雙通道數據經(jīng)此芯片進(jìn)行模數轉換，并通過(guò)LVDS接口電路輸出并存儲到FPGA芯片中。

　　MXT2001的管腳1至管腳36為輸入管腳，其簡(jiǎn)化連接關(guān)系如圖3所示。電路的典型工作條件為電源電壓1.8V，時(shí)鐘輸入頻率為1.0GHz，REXT腳接精度為0.1%，阻值為3.3kΩ的電阻，此電阻值將輔助設定芯片內部基準電流，應保證足夠的精度(精度最好不要低于1%)。

　　該ADC的模擬信號輸入(包括時(shí)鐘輸入和I/Q路信號輸入)，推薦采用差分輸入而不是單端輸入，這對系統的性能影響很大。如果被采樣輸入信號是單端信號，可以預先通過(guò)單/雙端變換電路，將單端信號變成差分信號。采用BALUN(非平衡變壓器，如型號ETC1-1-13)或者采用平衡電橋電路均可實(shí)現單端輸入到雙端輸入的信號變換。

　　MXT2001輸出的二進(jìn)制編碼數據為4路8位500Msps LVDS信號，可并行輸入到FPGA芯片并轉換成編碼數字信號，轉存在FPGA的FIFO存儲體中，方便信號讀取。采用的FPGA芯片可選擇Xilinx公司的Virtex-4/Virtex-5系列產(chǎn)品，這類(lèi)芯片的I/O管腳采用了片上同步(Chip-Sync)技術(shù)，便于高速采集數據的信號捕捉。

　　結束語(yǔ)

　　該款雙通道8位1GSPS的ADC芯片MXT2001具有高速、高精度、低功耗、多通道的特點(diǎn)，具有優(yōu)異的動(dòng)態(tài)性能，可以廣泛用于各種實(shí)時(shí)性要求特別高的軍民用電子系統和測試設備中，為射頻信號接收器，高速雷達，衛星機頂盒，通信系統，數字示波器，測試設備等高精尖設備提供關(guān)鍵器件。