可編程邏輯器件在高準確度A／D轉換器中的應用

可編程邏輯器件（PLD）是當今國際上流行的新一代數字系統邏輯器件。它主要是一種“與－或”兩級式結構器件，除了具有高速度、高集成度性能之外，其最大的特點(diǎn)就是用戶(hù)可定義其邏輯功能。因此PLD能夠適應各種需求，大大簡(jiǎn)化系統設計，縮小系統規模，提高系統可靠性，受到廣大工程技術(shù)人員的青睞。

可編程邏輯器件種類(lèi)繁多，性能各異，主要有以下幾種基本類(lèi)型：可編程只讀存儲器（PROM），現場(chǎng)可編程邏輯陣列（FPLA），編程陣列邏輯（PAL），通用陣列邏輯（GAL）。通用陣列邏輯GAL（Generic ArrayLogic）是新一代的可編程邏輯器件，是采用先進(jìn)的E2CMOS工藝制造的大規模集成電路，是新產(chǎn)品設計的理想器件。用戶(hù)可將設計的邏輯電路通過(guò)IBM－PC機對GAL芯片編程。編程過(guò)程可分為三步：（1）根據設計要求寫(xiě)出與或邏輯表達式的布爾方程；（2）利用編譯器，由計算機輔助編程，得到陣列的熔絲圖，并驗證其正確性；（3）由于GAL的立即電可擦性，把編譯器的輸出送入編程器。編程器便按已確定的熔絲圖將新的內部結構信息存儲起來(lái)。這種編程方法簡(jiǎn)單易行。

2　系統組成與系統設計

2．1　系統的組成

我們介紹的系統是一種基于兩次采樣的高準確度A／D轉換器。它的計數容量可達兩百萬(wàn)碼，相當于六位半的A／D轉換器，是目前國內所能做到的一種較高準確度的A／D轉換器。它的工作原理是對被測信號進(jìn)行兩次采樣：第一次采樣由雙積分型A／D轉換器把被測信號高位轉換成對應的數字量N2h。第二次采樣的定時(shí)積分時(shí)間要比第一次采樣的定時(shí)積分時(shí)間延長(cháng)m倍，并用N2h來(lái)定時(shí)接通相應的基準電壓到求和積分器。定值積分時(shí)則改用小基準電壓Es／n來(lái)進(jìn)行放電，從而獲得與被測信號低位相應的讀數N2l。綜合兩次采樣結果，A／D轉換器的總計數值為：mnN2h＋N2l。它的總體框圖如圖1所示。

由于系統正常工作時(shí)需要一個(gè)龐大的邏輯控制電路來(lái)完成兩次采樣過(guò)程，所以我們采用PLD來(lái)實(shí)現硬件控制邏輯。

2．2　系統的設計　　

在所有PLD中，由于GAL器件具有低功耗、高速度、可重復編程和輸出可重組態(tài)的特點(diǎn)，加上它的性?xún)r(jià)比明顯優(yōu)于SSI／MSI器件，所以被選用來(lái)完成高準確度A／D轉換器的硬件邏輯控制電路。

2．2．1　硬件邏輯控制電路　　

GAL16V8芯片主要有五種輸出配置功能。設計中采用了其寄存器型器件中的組合輸出結構和寄存器型輸出結構。我們采用的GAL16V8芯片如圖2所示。

它的各個(gè)管腳定義如下：　　

mT1：定時(shí)積分的定時(shí)時(shí)間信號（低電平有效），Th：反饋定時(shí)信號（低電平有效），ST：ADC轉換啟動(dòng)信號（正跳沿有效），Sc：二次采樣信號（高電平有效），INPUT：檢零信號輸入（Ux＞0時(shí)為0，Ux＜0時(shí)為1），Tx：結果計數輸出（高電平有效），Sg：極性輸出（Ux＞0時(shí)為0，Ux＜0時(shí)為1），INT1：中斷信號（正跳沿有效），Kc：放電回路控制（高電平有效），Kx：被測量接入控制（高電平有效），VrN：負基準接入控制（高電平有效），Vr：正基準接入控制（高電平有效），Vr－10：十分之一正基準（高電平有效），Csg：釋放極性輸出寄存器（高電平有效），CLK：時(shí)鐘輸入端。

2．2．2　硬件邏輯控制電路工作過(guò)程　　

硬件邏輯電路工作時(shí)，A／D轉換啟動(dòng)信號ST由“0”變“1”，標志第一次采樣正式開(kāi)始。同時(shí)，Kx變?yōu)楦唠娖?，表示接入被測量Ux；mT1變?yōu)榈碗娖?，系統進(jìn)入第一次采樣的定時(shí)積分時(shí)間。假設Ux＞0，則檢零信號INPUT為“0”。當mT1變?yōu)楦唠娖綍r(shí)，第一次采樣的定時(shí)積分時(shí)間結束。接入VrN，進(jìn)入第一次采樣的定量積分階段。當檢零信號發(fā)生變化時(shí)，表明定量積分結束。在定量積分過(guò)程中，Tx有計數結果輸出，這是被測信號的高位值。中斷信號INT1由“1”變“0”，表示第一次采樣結束，系統進(jìn)入休止階段。當ST和二次采樣信號Sc同時(shí)產(chǎn)生正跳沿時(shí)，系統進(jìn)入第二次采樣階段。在第二次采樣過(guò)程中，邏輯控制過(guò)程與第一次采樣大致相同，只是定時(shí)積分時(shí)間變?yōu)榈谝淮尾蓸佣〞r(shí)積分時(shí)間的m倍，即mT1，而且在每一個(gè)T1時(shí)間內，都接通反饋定時(shí)信號Th。在定值積分階段，改用小基準電壓Vr－10來(lái)進(jìn)行放電。從而Tx有計數結果輸出，這是被測信號的低位值。至此，兩次采樣A／D轉換結束。

2．2．3　硬件邏輯控制電路時(shí)序圖　　

利用可編程邏輯器件設計控制電路的關(guān)鍵在于正確畫(huà)出邏輯電路的時(shí)序圖。通過(guò)準確分析兩次采樣A／D轉換器的邏輯電路，畫(huà)出它的時(shí)序圖?！　?

（1）被測電壓為正時(shí)，GAL各管腳的